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參數(shù)資料
| 型號： | ICS8737AG-11T |
| 英文描述： | LOW SKEW ±1/±2 DIFFERENTIAL-TO- 3.3V LVPECL CLOCK GENERATOR |
| 中文描述： | 低偏差± 1 / ± 2差分至3.3V的LVPECL時鐘發(fā)生器 |
| 文件頁數(shù)： | 1/13頁 |
| 文件大?。?/td> | 127K |
| 代理商： | ICS8737AG-11T |
8737AG-11
www.icst.com/products/hiperclocks.html
REV. A JULY 13, 2001
1
ICS8737-11
L
OW
S
KEW
÷
1/
÷
2
D
IFFERENTIAL
-
TO
- 3.3V LVPECL C
LOCK
G
ENERATOR
G
ENERAL
D
ESCRIPTION
The ICS8737-11 is a low skew, high performance
Differential-to-3.3V LVPECL Clock Generator/
Divider and a member of the HiPerClockS
family of High Performance Clock Solutions from
ICS. The ICS8737-11 has two selectable clock
inputs. The CLK, nCLK pair can accept most standard differ-
ential input levels. The PCLK, nPCLK pair can accept
LVPECL, CML, or SSTL input levels.The clock enable is
internally synchronized to eliminate runt pulses on the
outputs during asynchronous assertion/deassertion of the
clock enable pin.
Guaranteed output and part-to-part skew characteristics
make the ICS8737-11 ideal for clock distribution applications
demanding well defined performance and repeatability.
F
EATURES
2 divide by 1 differential 3.3V LVPECL outputs;
2 divide by 2 differential 3.3V LVPECL outputs
Selectable CLK, nCLK or LVPECL clock inputs
CLK, nCLK pair can accept the following differential input
levels: LVDS, LVPECL, LVHSTL, SSTL, HCSL
PCLK, nPCLK supports the following input types:
LVPECL, CML, SSTL
Maximum output frequency up to 650MHz
Translates any single ended input signal (LVCMOS, LVTTL,
GTL) to LVPECL levels with resistor bias on nCLK input
Output skew: 60ps (maximum)
Part-to-part skew: 200ps (maximum)
Bank skew: Bank A - 20ps (maximum),
Bank B - 35ps (maximum)
Propagation delay: 1.7ns (maximum)
3.3V operating supply
0°C to 70°C ambient operating temperature
Industrial temperature information available upon request
B
LOCK
D
IAGRAM
P
IN
A
SSIGNMENT
ICS8737-11
20-Lead TSSOP
6.50mm x 4.40mm x 0.92 package body
G Package
Top View
V
EE
CLK_EN
CLK_SEL
CLK
nCLK
PCLK
nPCLK
nc
MR
V
CC
1
2
3
4
5
6
7
8
9
10
20
19
18
17
16
15
14
13
12
11
QA0
nQA0
V
CC
QA1
nQA1
QB0
nQB0
V
CC
QB1
nQB1
HiPerClockS
,&6
QA0
nQA0
QA1
nQA1
÷
1
÷
2
D
Q
LE
CLK_EN
CLK
nCLK
PCLK
nPCLK
MR
QB0
nQB0
QB1
nQB1
CLK_SEL
0
1
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