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參數資料
| 型號： | IDT5T9950APFG |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 時鐘及定時 |
| 英文描述： | PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PQFP32 |
| 封裝： | TQFP-32 |
| 文件頁數： | 2/9頁 |
| 文件大小： | 165K |
| 代理商： | IDT5T9950APFG |
2
INDUSTRIALTEMPERATURERANGE
IDT5T9950/A
2.5V PROGRAMMABLE SKEW PLL CLOCK DRIVER TURBOCLOCK II
PIN CONFIGURATION
TQFP
TOP VIEW
31
10
3Q
1
30
29
28
27
26
25
11
12
13
14
15
16
FS
REF
GN
D
T
EST
2F
1
3Q
0
FB
2Q
1
2Q
0
V
D
Q
V
D
Q
V
D
32
9
3F
0
GN
D
2F
0
1
2
3
4
5
6
7
8
3F1
4F0
4F1
PE
4Q1
4Q0
GND
VDDQ
18
G ND
24
23
22
21
20
19
sO E
1F1
1F0
1Q0
1Q1
VDDQ
17
G ND
PR32
ABSOLUTE MAXIMUM RATINGS (1)
Symbol
Rating
Max.
Unit
VDDQ,VDD Supply Voltage to Ground
–0.5 to +4.6
V
VI
DC Input Voltage
–0.5 to VDD+0.5
V
REF Input Voltage
–0.5 to +4.6
V
Maximum Power
TA = 85°C
0.7
W
Dissipation
TA = 55°C
1.1
TSTG
Storage Temperature Range
–65 to +150
°C
NOTE:
1.
Stresses greater than those listed under ABSOLUTE MAXIMUM
RATINGS may cause permanent damage to the device. This is a
stress rating only and functional operation of the device at these or
any other conditions above those indicated in the operational
sections of this specification is not implied. Exposure to absolute
maximum rating conditions for extended periods may affect
reliability.
CAPACITANCE (TA = 25° C, f = 1MHz, VIN = 0V)
Parameter
Description
Typ.
Max.
Unit
CIN
Input Capacitance
5
7
pF
NOTE:
1. Capacitance applies to all inputs except TEST, FS, and nF[1:0].
PIN DESCRIPTION
Pin Name
Type
Description
REF
IN
Reference Clock Input
FB
IN
Feedback Input
TEST (1)
IN
When MID or HIGH, disables PLL (except for conditions of Note 1). REF goes to all outputs. Skew selections (see Control
Summary Table) remain in effect. Set LOW for normal operation.
sOE (1)
IN
Synchronous Output Enable. When HIGH, it stops clock outputs (except 2Q0 and 2Q1) in a LOW state (for PE = H) - 2Q0 and 2Q1
may be used as the feedback signal to maintain phase lock. When TEST is held at MID level and
sOE is HIGH, the nF[1:0] pins act
as output disable controls for individual banks when nF[1:0] = LL. Set
sOE LOW for normal operation (has internal pull-down).
PE
IN
Selectable positive or negative edge control. When LOW/HIGH the outputs are synchronized with the negative/positive edge of the
reference clock (has internal pull-up).
nF[1:0]
IN
3-level inputs for selecting 1 of 9 skew taps or frequency functions
FS
IN
Selects appropriate oscillator circuit based on anticipated frequency range. (See Programmable Skew Range.)
nQ[1:0]
OUT
Four banks of two outputs with programmable skew
VDDQ
PWR
Power supply for output buffers
VDD
PWR
Power supply for phase locked loop and other internal circuitry
GND
PWR
Ground
NOTE:
1. When TEST = MID and
sOE = HIGH, PLL remains active with nF[1:0] = LL functioning as an output disable control for individual output banks. Skew
selections remain in effect unless nF[1:0] = LL.
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