參數(shù)資料
型號： IDT70V19L20PF
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： DRAM
英文描述： HIGH-SPEED 3.3V 128K x 9 DUAL-PORT STATIC RAM
中文描述： 128K X 9 DUAL-PORT SRAM, 20 ns, PQFP100
封裝： TQFP-100
文件頁數(shù)： 13/17頁
文件大?。?/td> 265K
代理商： IDT70V19L20PF
13
IDT70V19L
High-Speed 3.3V 128K x 9 Dual-Port Static RAM Industrial and Commercial Temperature Ranges
Waveform of Interrupt Timing
(1,5)
Truth Table IV — Interrupt Flag
(1,4,5)
NOTES:
1. All timing is the same for left and right ports. Port “A” may be either the left or right port. Port “B” is the port opposite from port “A”.
2. Refer to Interrupt Truth Table.
3. Timing depends on which enable signal (
CE
or R/
W
) is asserted last.
4. Timing depends on which enable signal (
CE
or R/
W
) is de-asserted first.
5. Refer to Truth Table I - Chip Enable.
NOTES:
1.
2.
3.
4.
5. Refer to Truth Table I - Chip Enable.
Assumes
BUSY
L
=
BUSY
R
=V
IH
.
If
BUSY
L
= V
IL
, then no change.
If
BUSY
R
= V
IL
, then no change.
INT
L
and
INT
R
must be initialized at power-up.
4853 drw 15
ADDR
"A"
INTERRUPT SET ADDRESS
CE
"A"
R/
W
"A"
t
AS
t
WC
t
WR
(3)
(4)
t
INS
(3)
INT
"B"
(2)
4853 drw 16
ADDR
"B"
INTERRUPT CLEAR ADDRESS
CE
"B"
OE
"B"
t
AS
t
RC
(3)
t
INR
(3)
INT
"B"
(2)
Left Port
Right Port
Function
R/
W
L
CE
L
OE
L
A
16L
-A
0L
INT
L
R/
W
R
CE
R
OE
R
A
16R
-A
0R
INT
R
L
L
X
1FFFF
X
X
X
X
X
L
(2)
Set Right
INT
R
Flag
X
X
X
X
X
X
L
L
1FFFF
H
(3)
Reset Right
INT
R
Flag
X
X
X
X
L
(3)
L
L
X
1FFFE
X
Set Left
INT
L
Flag
X
L
L
1FFFE
H
(2)
X
X
X
X
X
Reset Left
INT
L
Flag
4853 tbl 16
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