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參數(shù)資料
| 型號： | IDT723643L15 |
| 廠商： | 濟(jì)南固锝電子器件有限公司 |
| 英文描述： | CMOS BUS-MATCHING SyncFIFOTM 256 x 36, 512 x 36, 1,024 x 36 |
| 中文描述： | 的CMOS總線匹配SyncFIFOTM 256 × 36，512 × 36，1024 × 36 |
| 文件頁數(shù)： | 21/28頁 |
| 文件大小： | 286K |
| 代理商： | IDT723643L15 |
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21
COMMERCIAL TEMPERATURE RANGE
IDT723623/723633/723643 BUS-MATCHING SyncFIFO
256 x 36, 512 x 36, 1,024 x 36
NOTES:
1. t
SKEW1
is the mnimumtime between a rising CLKA edge and a rising CLKB edge for OR to transition HIGH and to clock the next word to the FIFO output register in three CLKB cycles.
If the time between the rising CLKA edge and rising CLKB edge is less than t
SKEW1
, then the transition of OR HIGH and load of the first word to the output register may occur one CLKB
cycle later than shown.
2. If Port B size is word or byte, OR is set LOW by the last word or byte read fromthe FIFO, respectively.
Figure 11. OR Flag Timing and First Data Word Fall Through when FIFO is Empty (FWFT Mode)
CSA
W/
R
A
MBA
IR
A0-A35
CLKB
OR
CSB
W
/RB
MBB
ENA
ENB
B0-B35
CLKA
3269 drw12
1
2
3
t
CLKH
t
CLKL
t
CLK
t
ENS2
t
ENS2
t
ENH
t
ENH
t
DS
t
DH
t
SKEW1
t
CLK
t
CLKL
t
REF
t
REF
t
ENS2
t
ENH
t
A
Old Data in FIFO Output Register
W1
LOW
HIGH
LOW
HIGH
LOW
t
CLKH
W1
HIGH
(1)
FIFO Empty
相關(guān)PDF資料 |
PDF描述 |
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