參數資料
型號： IDT723643L15PF
廠商： 濟南固锝電子器件有限公司
英文描述： CMOS BUS-MATCHING SyncFIFOTM 256 x 36, 512 x 36, 1,024 x 36
中文描述： 的CMOS總線匹配SyncFIFOTM 256 × 36，512 × 36，1024 × 36
文件頁數： 8/28頁
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代理商： IDT723643L15PF
8
COMMERCIAL TEMPERATURE RANGE
IDT723623/723633/723643 BUS-MATCHING SyncFIFO
256 x 36, 512 x 36, 1,024 x 36
Symbol
f
S
t
CLK
t
CLKH
t
CLKL
t
DS
t
ENS1
t
ENS2
t
RSTS
t
FSS
t
BES
t
SPMS
t
SDS
t
SENS
t
FWS
t
DH
t
ENH
t
RSTH
t
FSH
t
BEH
t
SPMH
t
SDH
t
SENH
t
SPH
t
SKEW1
(3)
t
SKEW2
(3,4)
Skew Time between CLKA
↑
and CLKB
↑
for
AE
and
AF
Parameter
Mn.
—
12
5
5
3
4
3
5
7.5
7.5
7.5
3
3
0
0.5
0.5
4
2
2
2
0.5
0.5
2
5
12
Max.
83
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
—
Mn. Max. Unit
— 66.7 MHz
15
—
6
—
6
4
4.5
—
4.5
—
5
—
7.5
—
7.5
—
7.5
—
4
—
4
—
0
—
1
—
1
—
4
—
2
—
2
—
2
—
1
—
1
—
2
—
7.5
—
12
—
Clock Frequency, CLKA or CLKB
Clock Cycle Time, CLKA or CLKB
Pulse Duration, CLKA or CLKB HIGH
Pulse Duration, CLKA and CLKB LOW
Setup Time, A0-A35 before CLKA
↑
and B0-B35 before CLKB
↑
Setup Time,
CSA
and W/
R
A before CLKA
↑
;
CSB
and
W
/RB before CLKB
↑
Setup Time, ENA and MBA before CLKA
↑
; ENB and MBB before CLKB
↑
Setup Time,
RS1
or
PRS
LOW before CLKA
↑
or CLKB
↑
(2)
Setup Time, FS0 and FS1 before
RS1
HIGH
Setup Time, BE/
FWFT
before
RS1
HIGH
Setup Time,
SPM
before
RS1
HIGH
Setup Time, FS0/SD before CLKA
↑
Setup Time, FS1/
SEN
before CLKA
↑
Setup Time,
FWFT
before CLKA
↑
Hold Time, A0-A35 after CLKA
↑
and B0-B35 after CLKB
↑
Hold Time,
CSA
, W/
R
A, ENA, and MBA after CLKA
↑
;
CSB
,
W
/RB,ENB, and MBB after CLKB
↑
Hold Time,
RS1
or
PRS
LOW after CLKA
↑
or CLKB
↑
(2)
Hold Time, FS0 and FS1 after
RS1
HIGH
Hold Time, BE/FWFT after
RS1
HIGH
Hold Time,
SPM
after
RS1
HIGH
Hold Time, FS0/SD after CLKA
↑
Hold Time, FS1/
SEN
HIGH after CLKA
↑
Hold Time, FS1/
SEN
HIGH after
RS1
HIGH
Skew Time between CLKA
↑
and CLKB
↑
for
EF
/OR and
FF
/IR
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
)*
NOTES:
1. Industrial temperature range is available by special order.
2. Requirement to count the clock edge as one of at least four needed to reset a FIFO.
3. Skew time is not a timng constraint for proper device operation and is only included to illustrate the timng relationship between CLKA cycle and CLKB cycle.
4. Design simulated, not tested.
(Commercial: V
CC
= 5.0V ± 10%, T
A
= 0
°
C to +70
°
C)
Commercial
IDT723623L12 IDT723623L15
IDT723633L12 IDT723633L15
IDT723643L12 IDT723643L15
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PDF描述
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IDT723623L15PF Quad, High Slew Rate, Single-Supply, Op Amp 14-SOIC 0 to 70
IDT723633 Quad, High Slew Rate, Single-Supply, Op Amp 14-TSSOP 0 to 70
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參數描述
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IDT723644L12PF 功能描述:IC FIFO SYNC 2048X36 128QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數據速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433
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IDT723644L15PF 功能描述:IC FIFO SYNC 2048X36 128QFP RoHS:否 類別:集成電路 (IC) >> 邏輯 - FIFO 系列:7200 標準包裝:15 系列:74F 功能:異步 存儲容量:256（64 x 4） 數據速率:- 訪問時間:- 電源電壓:4.5 V ~ 5.5 V 工作溫度:0°C ~ 70°C 安裝類型:通孔 封裝/外殼:24-DIP（0.300"，7.62mm） 供應商設備封裝:24-PDIP 包裝:管件 其它名稱:74F433
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