參數(shù)資料
型號(hào)： IDT72T51556L6BB
廠(chǎng)商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類(lèi)： DRAM
英文描述： 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
中文描述： 64K X 36 OTHER FIFO, 3.7 ns, PBGA256
封裝： 17 X 17 MM, 1 MM PITCH, PLASTIC, BGA-256
文件頁(yè)數(shù)： 49/64頁(yè)
文件大?。?/td> 639K
代理商： IDT72T51556L6BB
49
IDT72T51546/72T51556 2.5V, MULTI-QUEUE FLOW-CONTROL DEVICES
(32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 and 2,359,296 bits
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
WCLK
t
AFLZ
5998 drw28
t
ENS
t
AH
t
AS
t
QH
t
QS
t
DH
t
DS
W
D-m
t
WAF
t
WAF
t
ENH
D
1
Q
9
t
FFHZ
1
2
D
1
Q
5
*D*
*F*
*H*
*E*
WADEN
t
QH
t
QS
t
AH
t
AS
WRADD
D
1
Q
5
PAF
(Device 1)
WEN
Din
HIGH-Z
PAF
(Device 2)
*B*
*A*
*C*
*G*
Figure 23. Almost Full Flag Timing and Queue Switch
Figure 24. Almost Full Flag Timing
WCLK
WEN
PAF
RCLK
t
WAF
REN
5998 drw29
D - (m+1) words in Queue
(
2)
D - m words in Queue
1
2
1
D-(m+1) words
in Queue
t
WAF
t
ENH
t
ENS
t
SKEW2
t
ENH
t
ENS
t
CLKL
t
CLKL
Cycle:
*A*
Queue 5 of Device 1 is selected on the write port. A queue within Device 2 had previously been selected. The
PAF
output of device 1 is High-Impedance.
*B*
No write occurs.
*C*
No write occurs.
*D*
Word, Wd-mis written into Q5 causing the
PAF
flag to go fromLOW to HIGH. The flag latency is 3 WCLK cycles + t
WAF
.
*E*
Queue 9 in device 1 is now selected for write operations. This queue is not almost full, therefore the
PAF
flag will update after a 3 WCLK + t
WAF
latency.
*F*
The
PAF
flag goes LOW based on the write 2 cycles earlier.
*G*
No write occurs.
*H*
The
PAF
flag goes HIGH due to the queue switch to Q9.
NOTE:
1. The waveformhere shows the
PAF
flag operation when no queue switches are occurring and a queue selected on both the write and read ports is being written to then read
fromat the almost full boundary.
Flag Latencies:
Assertion: 2*WCLK + t
WAF
De-assertion: t
SKEW2
+ WCLK + t
WAF
If t
SKEW2
is violated there will be one extra WCLK cycle.
相關(guān)PDF資料
PDF描述
IDT72T51556L6BBI 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
IDT72T51546 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
IDT72T51546L5BB 2.5V MULTI-QUEUE FLOW-CONTROL DEVICES (32 QUEUES) 36 BIT WIDE CONFIGURATION 1,179,648 bits and 2,359,296 bits
IDT74ALVCH16501 3.3V CMOS 18-BIT UNIVERSAL BUS TRANSCEIVER WITH 3-STATE OUTPUTS AND BUS-HOLD
IDT74H16501PA 3.3V CMOS 18-BIT UNIVERSAL BUS TRANSCEIVER WITH 3-STATE OUTPUTS AND BUS-HOLD
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參數(shù)描述
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