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參數(shù)資料
| 型號： | IDT74FCT162H952CTPAG |
| 廠商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分類： | 總線收發(fā)器 |
| 英文描述： | FCT SERIES, DUAL 8-BIT REGISTERED TRANSCEIVER, TRUE OUTPUT, PDSO56 |
| 封裝： | TSSOP-56 |
| 文件頁數(shù)： | 6/7頁 |
| 文件大?。?/td> | 70K |
| 代理商： | IDT74FCT162H952CTPAG |
6
INDUSTRIALTEMPERATURERANGE
IDT74FCT162H952AT/CT/ET
FASTCMOS16-BITREGISTEREDTRANSCEIVER
Pulse
Generator
R T
D.U.T.
V CC
V IN
CL
V OUT
50pF
500
7.0V
3V
1.5V
0V
3V
1.5V
0V
3V
1.5V
0V
3V
1.5V
0V
DATA
INPUT
TIMING
INPUT
ASYNCH RO NO US C O NTRO L
PRESET
C LEAR
ETC .
SYN CHRO N OU S CO NTROL
tSU
tH
tREM
tSU
tH
PRESET
C LEAR
CLO CK ENABLE
ETC .
HIGH-LO W -H IG H
PULSE
LOW -HIGH-LOW
PULSE
tW
1.5V
SAM E PHASE
INPUT TRANSITIO N
3V
1.5V
0V
1.5V
VOH
tPLH
OU TPU T
O PPO SITE PHASE
INPUT TRANSITIO N
3V
1.5V
0V
tPLH
tPH L
VOL
CO NTRO L
INPU T
3V
1.5V
0V
3.5V
0V
OUTPUT
NO RM ALLY
LO W
OUTPUT
NO RM ALLY
HIGH
SW ITCH
CLOSED
SW ITCH
OPEN
VOL
0.3V
tPLZ
tPZL
tPZH
tPHZ
3.5V
0V
1.5V
ENAB LE
DISABLE
VOH
TEST CIRCUITS AND WAVEFORMS
Propagation Delay
Test Circuits for All Outputs
Enable and Disable Times
Set-up, Hold, and Release Times
Pulse Width
Test
Switch
Open Drain
Disable Low
Closed
Enable Low
All Other Tests
Open
SWITCH POSITION
DEFINITIONS:
CL = Load capacitance: includes jig and probe capacitance.
RT = Termination resistance: should be equal to ZOUT of the Pulse Generator.
NOTES:
1. Diagram shown for input Control Enable-LOW and input Control Disable-HIGH.
2. Pulse Generator for All Pulses: Rate
≤ 1.0MHz; tF ≤ 2.5ns; tR ≤ 2.5ns.
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