參數(shù)資料
型號： IDTCSPT855PGG
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時鐘及定時
英文描述： 855 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
封裝： GREEN, TSSOP-28
文件頁數(shù)： 6/10頁
文件大?。?/td> 91K
代理商： IDTCSPT855PGG
5
IDTCSPT855
2.5V PLL CLOCK DRIVER
COMMERCIALANDINDUSTRIALTEMPERATURERANGES
SWITCHINGCHARACTERISTICS
Symbol
Description
Test Conditions
Min.
Typ.(1)
Max.
Unit
tPLH(2)
LOW to HIGH Level Propagation Delay Time
Test mode, CLK to any output
—
4.5
—
ns
tPHL(2)
HIGH to LOW Level Propagation Delay Time
Test mode, CLK to any output
—
4.5
—
ns
tJIT(PER)(3)
Jitter (period), see figure 6
66MHz
– 55
—
55
ps
100/ 133/ 167/ 200 MHz
– 35
—
35
tJIT(CC)(3)
Jitter (cycle-to-cycle), see figure 2
66MHz
– 60
—
60
ps
100/ 133/ 167/ 200 MHz
– 50
—
50
tJIT(HPER)(3)
Half-Period Jitter, see figure 7
66MHz
– 130
—
130
100MHz
– 90
—
90
ps
133/ 167/ 200 MHz
– 75
—
75
tSLR(O)
Output Clock Slew Rate (single-ended), see figure 8
Load: 120
Ω / 14pF
1
—
2
V/ns
Load: 120
Ω / 4pF
1
—
3
66MHz
– 180
—
180
SSC Off
100/ 133 MHz
– 130
—
130
tD(
)(3)
Dynamic Phase Offset (includes jitter)
167/ 200 MHz
– 90
—
90
ps
see figure 4
66MHz
– 230
—
230
SSC On
100/ 133 MHz
– 170
—
170
167/ 200 MHz
– 100
—
100
t(
)
Static Phase Offset, see figure 3
66MHz
– 150
—
150
100/ 133/ 167 MHz
– 100
—
100
ps
200MHz
– 50
—
50
tSK(O)(4)
Output Skew, see figure 5
—
50
ps
tR,tF
Output Rise and Fall Times (20% to 80%)
Load: 120
Ω / 14pF
650
—
900
ps
NOTES:
1. All typical values are at respective nominal VDDQ.
2. Refers to transition of non-inverting output.
3. This parameter guaranteed by design but not production tested.
4. All differential output pins are terminated with 120
Ω / 14pF.
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PDF描述
IDTCSPT855P 855 SERIES, PLL BASED CLOCK DRIVER, 4 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO28
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參數(shù)描述
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