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參數(shù)資料
| 型號： | ISPLSI1032-90LT |
| 廠商： | LATTICE SEMICONDUCTOR CORP |
| 元件分類： | PLD |
| 英文描述： | In-System Programmable High Density PLD |
| 中文描述： | EE PLD, 17 ns, PQFP100 |
| 封裝： | TQFP-100 |
| 文件頁數(shù)： | 7/16頁 |
| 文件大?。?/td> | 226K |
| 代理商： | ISPLSI1032-90LT |
Specifications
ispLSI 1032
7
UE
F S
UE
1.0
F S
UE
1.3
F S
Internal Timing Parameters
1
ns
ns
ns
ns
ns
ns
ns
ns
ns
–
–
–
6.0
4.6
1.3
4.6
–
4.0
6.7
6.7
6.0
7.3
6.6
7.3
6.6
12.0
Outputs
t
ob
t
oen
t
odis
Clocks
t
gy0
t
gy1/2
t
gcp
t
ioy2/3
t
iocp
Global Reset
t
gr
47
48
49
50
51
52
53
54
55
Output Buffer Delay
I/O Cell OE to Output Enabled
I/O Cell OE to Output Disabled
Clock Delay, Y0 to Global GLB Clock Line (Ref. clock)
Clock Delay, Y1 or Y2 to Global GLB Clock Line
Clock Delay, Clock GLB to Global GLB Clock Line
Clock Delay, Y2 or Y3 to I/O Cell Global Clock Line
Clock Delay, Clock GLB to I/O Cell Global Clock Line
Global Reset to GLB and I/O Registers
MIN. MAX.
DESCRIPTION
PARAMETER
UNITS
-60
#
2
–
–
–
4.5
3.5
1.0
3.5
–
3.0
5.0
5.0
4.5
5.5
5.0
5.5
5.0
9.0
MIN. MAX.
-80
1. Internal Timing Parameters are not tested and are for reference only.
2. Refer to Timing Model in this data sheet for further details.
–
–
–
3.6
2.8
0.8
2.8
–
2.4
4.0
4.0
3.6
4.4
4.0
4.4
4.0
8.2
MIN. MAX.
-90
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ISPLSI1032E-100LJ | In-System Programmable High Density PLD |
| ISPLSI1032E-80LJ | In-System Programmable High Density PLD |
| ISPLSI1032E-80LJ | High-Density Programmable Logic |
| ISPLSI1032E-80LT | In-System Programmable High Density PLD |
| ISPLSI1032E-80LT | High-Density Programmable Logic |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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