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參數(shù)資料
| 型號： | IXF6048 |
| 英文描述： | Telecommunication IC |
| 中文描述： | 通信集成電路 |
| 文件頁數(shù)： | 109/352頁 |
| 文件大?。?/td> | 4545K |
| 代理商： | IXF6048 |
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51/155/622/2488 Mbit/s SONET/SDH Cell/Packet Interface
—
IXF6048
Datasheet
109
The input data is then fed to the framing and descrambling block (Receive Frame Acquisition
block). The framing block synchronizes the timing generator to the incoming data and provides
Out Of Frame and Loss Of Frame alarm signals. These alarms are based on frame counts that are
programmed via the microprocessor interface, as the ITU specifications are unclear at this time.
After frame synchronization and descrambling, the Receive Regenerator Section termination
Processor (RRSP) extracts the RSOH:
The expected value of the J0 string is stored via the microprocessor interface (Section Trace
Buffer). The received J0 string is checked for stability, compared with the stored version, and
in the case of a 16-byte trace message, used to calculate a CRC-7 byte. Three alarms can be
generated: a J0 (Trace ID) Unstable alarm, a J0 Mismatch alarm, and J0 CRC-7 Error alarm.
The accepted receive J0 trace is accessible and can be read by the microprocessor interface.
Receive J0 byte is also provided at RSOH output.
B1 byte is calculated internally and compared to the incoming B1 value. The errors are stored
into a set of counters that can be read by the microprocessor interface, and provided serially at
RSAL Section Alarm bus output pin.
E1 is provided serially either at the RROW dedicated output or at the serial output bus RSOH.
F1 is provided serially at the RDOW dedicated output or at the RSOH output bus. In the case
of a dedicated serial ports, E1 and F1 are synchronous and can be accessed using the 64-KHz
clock provided at RROWC and the 8-KHz synchronization pulse provided at ROWBYC.
D1-D3 (DCC) are provided serially at the dedicated RRD output or at the RSOH output bus. In
the case of a dedicated serial port, the 192-KHz clock reference for this output is provided at
RRDC.
The other RSOH bytes are normally unused, and their value is provided serially at RSOH bus
output.
Next, the Multiplexer Section Termination (MST) function of the Receive Multiplexer Section
Processor (RMSP block) extracts the MSOH:
K1 and K2 bytes are provided via a microprocessor register. A filter based on 3 consecutive
identical values of K1 and K2 gates the update of the microprocessor registers. Those filtered
values are serially accessible at the Receive section Alarm port RSAL output. The received
value of K1 and K2 are also provided at the RSOH serial bus output. The detected K2-MS-
RDI alarm is accessible to the microprocessor via a maskable interrupt and provided serially at
RSAL output.
D4-D12 (DCC) are provided serially at the RMD dedicated output or at the RSOH output. In
the case of a dedicated serial access, the 576-KHz clock reference for this output is provided at
RMDC.
S1 filtered value is provided via a microprocessor register, and at the Receive Section Alarm
port RSAL serial output. A filter based on 3 consecutive identical values of S1 gates the
update of the microprocessor register. S1 received byte is also provided serially at RSOH.
M1 is provided serially at the RSOH output and updates MST REI counters accessible by the
microprocessor. The received MST REI is also provided serially at RSAL output.
E2 is provided serially at the dedicated RMOW output or at the RSOH output bus. In the case
of a dedicated serial output, the 64-KHz clock reference for this output is provided at ROWC
and the 8-KHz sync pulse at ROWBYC.
B2 byte is calculated internally and compared to the incoming B2 value. The errors are stored
into a set of counters that can be read by the microprocessor interface. These errors are also
inserted in the transmitted M1 byte if enabled (see register T_RMST_OP). Excessive Error
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