- 您現(xiàn)在的位置：買賣IC網 > PDF目錄374277 > K4N51163QC-ZC2A (SAMSUNG SEMICONDUCTOR CO. LTD.) 512Mbit gDDR2 SDRAM PDF資料下載
參數(shù)資料
| 型號： | K4N51163QC-ZC2A |
| 廠商： | SAMSUNG SEMICONDUCTOR CO. LTD. |
| 英文描述： | 512Mbit gDDR2 SDRAM |
| 中文描述： | 512MB的GDDR2 SDRAM的 |
| 文件頁數(shù)： | 11/64頁 |
| 文件大?。?/td> | 1420K |
| 代理商： | K4N51163QC-ZC2A |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁當前第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁
- 11 -
Rev 1.5 Oct. 2005
512M gDDR2 SDRAM
K4N51163QC-ZC
(Refer to notes for informations related to this table at the bottom)
Parameter
Symbol
- 25
- 2A
- 33
- 36
Units Notes
min
max
min
max
min
max
min
max
DQ output access time from CK/CK
tAC
-400
+400
-450
+450
-470
+470
-500
+500
ps
DQS output access time from CK/CK
tDQSCK
-350
+350
-400
+400
-420
+420
-450
+450
ps
CK high-level width
tCH
0.45
0.55
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CK low-level width
tCL
0.45
0.55
0.45
0.55
0.45
0.55
0.45
0.55
tCK
CK half period
tHP
min(tCL,
tCH)
x
min
(tCL,
tCH)
x
min
(tCL,
tCH)
x
min
(tCL,
tCH)
x
ps
20,21
Clock cycle time, CL= x
tCK
2500
8000
2.86
8.0
3.3
8.0
3.6
8.0
ns
24
DQ and DM input hold time
tDH
125
x
175
x
195
x
225
x
ps
15,16,
17
DQ and DM input setup time
tDS
50
x
50
x
70
x
100
x
ps
15,16,
17
Control & Address input pulse width for
each input
tIPW
0.6
x
0.6
x
0.6
x
0.6
x
tCK
DQ and DM input pulse width for each
input
tDIPW
0.35
x
0.35
x
0.35
x
0.35
x
tCK
Data-out high-impedance time from CK/
CK
tHZ
x
tAC
max
x
tAC
max
x
tAC
max
x
tAC
max
ps
DQS low-impedance time from CK/CK
tLZ
(DQS)
tAC
min
tAC
max
tAC
min
tAC
max
tAC
min
tAC
max
tAC
min
tAC
max
ps
27
DQ low-impedance time from CK/CK
tLZ(DQ)
2*tAC
min
tAC
max
2*tAC
min
tAC
max
2*tAC
min
tAC
max
2* tAC
min
tAC
max
ps
27
DQS-DQ skew for DQS and associated
DQ signals
tDQSQ
x
200
x
310
x
320
x
340
ps
22
DQ hold skew factor
tQHS
x
300
x
410
x
420
x
440
ps
21
DQ/DQS output hold time from DQS
tQH
tHP -
tQHS
x
tHP -
tQHS
x
tHP -
tQHS
x
tHP -
tQHS
x
ps
Write command to first DQS latching
transition
tDQSS
-0.25
0.25
WL
-0.25
WL
+0.25
WL
-0.25
WL
+0.25
WL
-0.25
WL
+0.25
tCK
DQS input high pulse width
tDQSH
0.35
x
0.35
x
0.35
x
0.35
x
tCK
DQS input low pulse width
tDQSL
0.35
x
0.35
x
0.35
x
0.35
x
tCK
DQS falling edge to CK setup time
tDSS
0.2
x
0.2
x
0.2
x
0.2
x
tCK
DQS falling edge hold time from CK
tDSH
0.2
x
0.2
x
0.2
x
0.2
x
tCK
Mode register set command cycle time
tMRD
2
x
2
x
2
x
2
x
tCK
Write postamble
tWPST
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
tCK
19
Write preamble
tWPRE
0.35
x
0.35
x
0.35
x
0.35
x
tCK
Address and control input hold time
tIH
250
x
325
x
345
x
375
x
ps
14,16,
18
Address and control input setup time
tIS
175
x
200
x
220
x
250
x
ps
14,16,
18
Read preamble
tRPRE
0.9
1.1
0.9
1.1
0.9
1.1
0.9
1.1
tCK
28
Read postamble
tRPST
0.4
0.6
0.4
0.6
0.4
0.6
0.4
0.6
tCK
28
Active to active command period for
1KB page size
products
tRRD
7.5
x
7.5
x
7.5
x
7.5
x
ns
12
Active to active command period for
2KB page size products
tRRD
10
x
10
x
10
x
10
x
ns
12
9.3 Timing Parameters by Speed Grade
相關PDF資料 |
PDF描述 |
|---|---|
| K4N51163QC-ZC33 | 512Mbit gDDR2 SDRAM |
| K4N51163QC-ZC36 | 512Mbit gDDR2 SDRAM |
| K4R271669B-N(M)CG6 | 256K x 16/18 bit x 32s banks Direct RDRAMTM |
| K4R271669B-N(M)CK7 | 256K x 16/18 bit x 32s banks Direct RDRAMTM |
| K4R271669B-Nb(M)CcK8 | 256K x 16/18 bit x 32s banks Direct RDRAMTM |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| K4N51163QC-ZC33 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:512Mbit gDDR2 SDRAM |
| K4N51163QC-ZC36 | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:512Mbit gDDR2 SDRAM |
| K4N51163QG | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:Graphic Memory |
| K4N51163QZ | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:Graphic Memory |
| K4N56163QF | 制造商:SAMSUNG 制造商全稱:Samsung semiconductor 功能描述:256Mbit gDDR2 SDRAM |
發(fā)布緊急采購，3分鐘左右您將得到回復。