EDEC DDR3標(biāo)準(zhǔn)
- 8N預(yù)取架構(gòu)
- 差分時鐘(CK /??)和數(shù)據(jù)選通(DQS /???) - 上的DQ,DQS和DM雙數(shù)據(jù)速率
?數(shù)據(jù)完整性
- 自動自刷新(ASR)由DRAM內(nèi)置TS
- 自動刷新和自刷新模式?省電模式 - 局部陣列自刷新(PASR)1
- 掉電模式?CAS延遲(5/6/7/8/9/10/11/12/13/14)
?CAS寫延遲(5/6/7/8/9/10)
?附加延遲(0 / CL-1 / CL-2)
?寫恢復(fù)時間(5/6/7/8/10/12/14/16)
?突發(fā)類型(順序/交錯)
?突發(fā)長度(BL8 / BC4 /飛BC4或8)
?自刷新溫度范圍可編程功能(正常/擴(kuò)展)?輸出驅(qū)動阻抗(34/40)?片上Rtt_Nom終止(20/30/40/60/120)
?片上?預(yù)充電掉電Rtt_WR終止(60/120)(快/慢)
?信號完整性 - 可配置DS系統(tǒng)兼容性 - 可配置片上終端 - ZQ校準(zhǔn)通過外部ZQ墊DS / ODT阻抗精度(240歐姆±1%)?信號同步
- 通過MR設(shè)置寫調(diào)整
- 讀通過MPR代練
?接口和
電源 - SSTL_15為DDR3:VDD / VDDQ = 1.5V(0.075V±)
- SSTL 1354
對DDR3L:VDD / VDDQ = 1.35V(-0.067 / + 0.1V