參數資料
| 型號： | BBT3420-SN |
| 廠商： | Intersil |
| 文件頁數： | 8/38頁 |
| 文件大?。?/td> | 0K |
| 描述： | TXRX QUAD MULTI-RATE 289-EBGA |
| 標準包裝： | 84 |
| 類型： | 收發(fā)器 |
| 驅動器/接收器數： | 4/4 |
| 規(guī)程： | XAUI，XGMII，MDC/MDIO |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 289-BGA |
| 供應商設備封裝： | 289-BGA（19x19） |
| 包裝： | 托盤 |
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16
TABLE 3-17. SPECIAL CONTROL REGISTER
MII REGISTER 18 & 49162, ADDRESSES = 12’h & C00A’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15
EQ_DC_D
1=DC offset correction disable.
0=DC offset correction enable.
0’b
R/W
Channel D receive differential input DC offset correction
disable/enable.
14
EQ_DC_C
1=DC offset correction disable.
0=DC offset correction enable.
0’b
R/W
Channel C receive differential input DC offset correction
disable/enable.
13
EQ_DC_B
1=DC offset correction disable.
0=DC offset correction enable.
0’b
R/W
Channel B receive differential input DC offset correction
disable/enable.
12
EQ_DC_A
1=DC offset correction disable.
0=DC offset correction enable.
0’b
R/W
Channel A receive differential input DC offset correction
disable/enable.
11:8
Reserved
7:4
Reserved
0’b
3
RCD_Invert
1=invert phase, 0=default phase 0’b
R/W
Invert RCD clock phase (RCD shift by 180 degrees)
2
RCC_Invert
1=invert phase, 0=default phase 0’b
R/W
Invert RCC clock phase (RCC shift by 180 degrees)
1
RCB_Invert
1=invert phase, 0=default phase 0’b
R/W
Invert RCB clock phase (RCB shift by 180 degrees)
0
RCA_Invert
1=invert phase, 0=default phase 0’b
R/W
Invert RCA clock phase (RCA shift by 180 degrees)
TABLE 3-18. SPARE STATUS REGISTER
MII REGISTER 19 & 49163, ADDRESSES = 13’h & C00B’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15:0
Reserved
TABLE 3-19. XGMII ERROR CODE REGISTER
MII REGISTER 22 & 49154, ADDRESSES = 16’h & C002’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15:9
Reserved
8:0
ERROR
N/A
1FF’h
R/W
Error Code. These bits allow the ERROR character to be programmed.
Overridden by XAUI_EN, see Table 3-28 and/or Table 3-33
TABLE 3-20. LOOP BACK CONTROL REGISTER
MII REGISTER 23 & 49156, ADDRESSES = 17’h & C004’h
BIT
NAME
SETTING
DEFAULT
R/W
DESCRIPTION
15:12
Reserved
11
SLP_D
1=enable
0=disable
0’h
R/W
Internal Serial Loop Back Enable. These bits enable the loopback function
for serial data for each individual channel. When high, they route the
internal output of the Serializer to the input of the clock recovery block.
10
SLP_C
9
SLP_B
8
SLP_A
7:4
Reserved
3
PLP_D
1=enable
0=disable
0’h
R/W
Internal Parallel Loop Back Enable. These bits enable the loopback
function for parallel data for each individual channel. When high, it routes
the internal output of the Deserializer to the parallel input of each channel.
2
PLP_C
1
PLP_B
0
PLP_A
BBT3420
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