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參數(shù)資料
| 型號(hào)： | μPD78014F(A) |
| 廠商： | NEC Corp. |
| 英文描述： | 8 Bit Single Chip Microcontrollers(8位單片微控制器) |
| 中文描述： | 8位單片機(jī)微控制器（8位單片微控制器） |
| 文件頁(yè)數(shù)： | 352/521頁(yè) |
| 文件大?。?/td> | 1988K |
| 代理商： | ΜPD78014F(A) |
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352
CHAPTER 16 SERIAL INTERFACE CHANNEL 0 (
μ
PD78018FY SUBSERIES)
(9) Transfer start
Serial transfer is started when transfer data is placed in SIO0 if the following two conditions are satisfied:
The serial interface channel 0 operation control bit (CSIE0) = 1
The internal serial clock is stopped or SCL is low after 8-bit serial data has been transferred
Cautions 1. If CSIE0 is set to “1” after the data has been written to SIO0, the transfer is not started.
2. Because the N-ch open-drain output must be made high-impedance state when data
is to be received, set bit 7 (BSYE) of serial bus interface control register (SBIC) to
1 and write FFH to SIO0 in advance.
However, when the wake-up function is used (when bit 5 (WUP) of the serial operation
mode register 0 (CSIM0) is set), do not write FFH to SIO0 before reception. The N-
ch open-drain output is always at high-impedance state even if FFH is not written to
SIO0.
3. If data is written to SIO0 with the slave in the wait status, the data is not lost. Transfer
is started when SCL is output after the wait status has been released.
Serial transfer is automatically stopped when 8 bits of data have been completely transferred, and an interrupt
request flag (CSIIF0) is set.
16.4.5 Notes on using I
2
C bus mode
(1) Output of start condition (master)
The SCL pin usually outputs low level when the serial clock is not output. To output the start condition, the
SCL pin must be made high once. To make the SCL pin high, set the CLC bit of interrupt timing specification
register (SINT) to 1.
After setting CLC, clear CLC to 0 and make the SCL pin low. The serial clock is not output if CLC remains
1.
When the master outputs the start condition or stop condition, make sure that CLD is 1 after CLC has been
set to 1. This is because a slave may make SCL low (wait status).
Figure 16-23. Output of Start Condition
SCL
SDA0 (SDA1)
CLC
CMDT
CLD
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參數(shù)描述 |
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