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參數(shù)資料
| 型號： | μPD78F0022Y |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機(jī)微控制器 |
| 文件頁數(shù)： | 186/443頁 |
| 文件大?。?/td> | 2347K |
| 代理商： | ΜPD78F0022Y |
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CHAPTER 8 16-BIT TIMER/EVENT COUNTER
(7) Operation of OVF0 flag
<1>
OFV0 flag is set to 1 in the following case.
The clear & start mode on match between TM0 and CR00 is selected.
↓
CR00 is set to FFFFH.
↓
When TM0 is counted up from FFFFH to 0000H.
Figure 8-31. Operation Timing of OVF0 Flag
Count pulse
CR00
TM0
OVF0
INTTM00
FFFFH
FFFEH
FFFFH
0000H
0001H
<2>
Even if the OVF0 flag is cleared before the next count clock (before TM0 becomes 0001H) after the
occurrence of TM0 overflow, the OVF0 flag is reset newly and clear is disabled.
(8) Contending Operations
(a) The contending operation between the read time of 16-bit capture/compare register (CR00/CR01) and
capture trigger input (CR00/CR01 used as capture/register)
Capture/trigger input is prior to the other. The data read from CR00/CR01 is not defined.
(b) The coincidence timing of contending operation between the write period of 16-bit capture/compare
register (CR00/CR01) and 16-bit timer register (TM0) (CR00/CR01 used as a compare register)
The coincidence discriminant is not performed normally. Do not write any data to CR00/CR01 near the
coincidence timing.
(9) Timer operation
<1>
Even if the 16-bit timer register (TM0) is read, the value is not captured by 16-bit capture/compare register
01 (CR01).
<2>
Regardless of the CPU’s operation mode, when the timer stops, the external interrupt request input noise
is not eliminated.
<3>
One-shot pulse output operates normally only the free-running mode. In the clear & start mode by TM0
and CR00 match , no overflow occurs, and therefore one-shot pulse output is not possible.
(10) Capture operation
If TI00 is specified as the valid edge of the count clock, capture operation by the capture register specified as
the trigger for TI00 is not possible.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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