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參數(shù)資料
| 型號： | μPD78P0308Y |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8 Bit Single Chip Microcontrollers |
| 中文描述： | 8位單片機微控制器 |
| 文件頁數(shù)： | 43/70頁 |
| 文件大?。?/td> | 552K |
| 代理商： | ΜPD78P0308Y |
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43
μ
PD78P0308Y
Preliminary Data Sheet
(v) I
2
C bus mode (SCL... Internal clock output)
Note
R and C are the load resistance and load capacitance of the SCL, SDA0, and SDA1 output lines.
(vi) I
2
C bus mode (SCL... External clock input)
Parameter
Symbol
Test Conditions
MIN.
TYP.
MAX.
Unit
SCL cycle time
t
KCY6
1000
ns
SCL high/low-level
width
t
KH6
, t
KL6
400
ns
SDA0, SDA1 setup time
(to SCL
↑
)
t
SIK6
200
ns
SDA0, SDA1 hold time
(from SCL
↓
)
t
KSI6
0
ns
SDA0, SDA1 output
delay time (from SCL
↓
)
t
KSO6
R = 1 k
,
C = 100 pF
Note
V
DD
= 4.5 to 5.5 V
0
0
300
500
ns
ns
SDA0, SDA1
↓
from
SCL
↑
or SDA0, SDA1
↑
from SCL
↑
t
KSB
200
ns
SCL
↓
from SDA0,
SDA1
↓
t
SBK
400
ns
SDA0, SDA1 high-level
width
t
SBH
500
ns
SCL rise, fall time
t
R6
, t
F6
1000
ns
Note
R and C are the load resistance and load capacitance of the SCL, SDA0, and SDA1 output lines.
Parameter
Symbol
Test Conditions
MIN.
TYP.
MAX.
Unit
SCL cycle time
t
KCY5
R = 1 k
,
C = 100 pF
Note
10
μ
s
ns
SCL high-level width
t
KH5
t
KCY5
– 160
SCL low-level width
t
KL5
V
DD
= 4.5 to 5.5 V
t
KCY5
– 50
ns
t
KCY5
– 100
ns
SDA0, SDA1 setup time
(to SCL
↑
)
t
SIK5
200
ns
SDA0, SDA1 hold time
(from SCL
↓
)
t
KSI5
0
ns
SDA0, SDA1 output
delay time (from SCL
↓
)
t
KSO5
V
DD
= 4.5 to 5.5 V
0
0
300
500
ns
ns
SDA0, SDA1
↓
from
SCL
↑
or SDA0,
SDA1
↑
from SCL
↑
t
KSB
200
ns
SCL
↓
from SDA0,
SDA1
↓
t
SBK
400
ns
SDA0, SDA1 high-level
width
t
SBH
500
ns
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PDF描述 |
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