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參數(shù)資料
| 型號(hào)： | 68HC912DG128CPV8 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 1.2 MHz STEP-UP CONVERTER TAPE & REEL |
| 中文描述： | 16-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP112 |
| 封裝： | TQFP-112 |
| 文件頁(yè)數(shù)： | 15/452頁(yè) |
| 文件大?。?/td> | 3194K |
| 代理商： | 68HC912DG128CPV8 |
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MC68HC912DG128 — Rev 3.0
Technical Data
MOTOROLA
List of Figures
15
Technical Data — MC68HC912DG128
List of Figures
Figure
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Page
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Programming Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30
MC68HC912DG128 Pin Assignments in 112-pin QFP. . . . . . .38
112-pin QFP Mechanical Dimensions (case no987) . . . . . . . .39
PLL Loop FIlter Connections . . . . . . . . . . . . . . . . . . . . . . . . . .41
Common Crystal Connections . . . . . . . . . . . . . . . . . . . . . . . . .43
External Oscillator Connections . . . . . . . . . . . . . . . . . . . . . . . .43
Memory Map after reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93
Memory Paging. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94
Access Type vsBus Control Pins . . . . . . . . . . . . . . . . . . . . . . .96
Program Sequence Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . .119
Erase Sequence Flow. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121
STOP Key Wake-up Filter . . . . . . . . . . . . . . . . . . . . . . . . . . .153
Internal Clock Relationships. . . . . . . . . . . . . . . . . . . . . . . . . .157
PLL Functional Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . .158
Clock Loss during Normal Operation . . . . . . . . . . . . . . . . . . .162
No Clock at Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . .164
STOP Exit and Fast STOP Recovery. . . . . . . . . . . . . . . . . . .167
Clock Generation Chain . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180
Clock Chain for SCI0, SCI1, RTI, COP. . . . . . . . . . . . . . . . . .181
Clock Chain for ECT. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182
Clock Chain for MSCAN, SPI, ATD0, ATD1 and BDM. . . . . .183
Block Diagram of PWM Left-Aligned Output Channel . . . . . .192
Block Diagram of PWM Center-Aligned Output Channel . . . .193
PWM Clock Sources. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .194
Timer Block Diagram in Latch Mode. . . . . . . . . . . . . . . . . . . .209
Timer Block Diagram in Queue Mode. . . . . . . . . . . . . . . . . . .210
8-Bit Pulse Accumulators Block Diagram. . . . . . . . . . . . . . . .211
16-Bit Pulse Accumulators Block Diagram. . . . . . . . . . . . . . .212
F
Freescale Semiconductor, Inc.
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n
.
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參數(shù)描述 |
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