參數(shù)資料
型號： 74AHC74PWDH
廠商： NXP SEMICONDUCTORS
元件分類： 通用總線功能
英文描述： Dual D-type flip-flop with set and reset; positive-edge trigger
中文描述： AHC SERIES, DUAL POSITIVE EDGE TRIGGERED D FLIP-FLOP, COMPLEMENTARY OUTPUT, PDSO14
封裝： PLASTIC, TSSOP-14
文件頁數(shù)： 10/20頁
文件大?。?/td> 92K
代理商： 74AHC74PWDH
1999 Sep 23
10
Philips Semiconductors
Product specification
Dual D-type flip-flop with set and reset;
positive-edge trigger
74AHC74; 74AHCT74
Type 74AHCT74
GND = 0 V; t
r
= t
f
≤
3.0 ns.
Note
1.
Typical values at V
CC
= 5.0 V.
SYMBOL
PARAMETER
TEST CONDITIONS
T
amb
(
°
C)
UNIT
WAVEFORMS
C
L
25
40 to +85
40 to +125
MIN.
TYP.
MAX. MIN. MAX.
MIN.
MAX.
V
CC
= 4.5 to 5.5 V;
note 1
t
PHL
/t
PLH
propagation delay
nCP to nQ, nQ
propagation delay
nS
D
nR
D
to nQ, nQ
maximum clock
pulse frequency
propagation delay
nCP to nQ, nQ
propagation delay
nS
D
nR
D
to nQ, nQ
clock pulse width
HIGH or LOW
set or reset pulse
width LOW
removal time set or
reset
set-up time
nD to nCP
hold time
nD to nCP
maximum clock
pulse frequency
see Figs 6 and 8
15 pF
3.3
7.8
1.0
9.0
1.0
10.0
ns
see Figs 7 and 8
3.7
10.4
1.0
12.0
1.0
13.0
ns
f
max
100
160
80
80
ns
t
PHL
/t
PLH
see Figs 6 and 8
50 pF
4.8
8.8
1.0
10.0
1.0
11.0
ns
see Figs 7 and 8
5.3
11.4
1.0
13.0
1.0
14.5
ns
t
W
see Figs 6 and 8
5.0
5.0
5.0
ns
t
W(st)(rst)
see Figs 7 and 8
5.0
5.0
5.0
ns
t
rem
3.5
3.5
3.5
ns
t
su
see Figs 6 and 8
5.0
5.0
5.0
ns
t
h
0
0
0
ns
f
max
80
140
65
65
ns
相關PDF資料
PDF描述
74AHCT74PWDH Dual D-type flip-flop with set and reset; positive-edge trigger
74AHCT74 Dual D-type flip-flop with set and reset; positive-edge trigger(帶置位和復位的雙D觸發(fā)器；上升沿觸發(fā)；)
74AHC86 Quad 2-input EXCLUSIVE-OR gate(四2輸入異或門)
74AHCT86 Quad 2-input EXCLUSIVE-OR gate(四2輸入異或門)
74AHC86PWDH Quadruple 2-Input Positive-NAND Gates With Open-Drain Outputs 14-TSSOP -40 to 85
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參數(shù)描述
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