參數(shù)資料
型號： 79RC32T351-133DH
英文描述： MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
中文描述： 微處理器| 32位| QFP封裝| 208PIN |塑料
文件頁數(shù)： 484/654頁
文件大小： 6963K
代理商： 79RC32T351-133DH
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IDT EJTAG System
EJTAG Processor Core Extensions
79RC32438 User Reference Manual
20 - 18
November 4, 2002
Notes
Exceptions occurring on the instruction(s) in the execution step are taken regardless, so if a non-debug
exception occurs (other than reset or soft reset), a Debug Single Step exception is taken on the first instruc-
tion in the non-debug exception handler. The non-debug exception occurs during the execution step, and
the instruction(s) that received a non-debug exception counts as the execution step.
Debug exceptions are unaffected by single-step mode; returning to an SDBBP instruction with single
step enabled causes a Debug Breakpoint exception with the DEPC register pointing to the SDBBP instruc-
tion. Also, returning to an instruction (not jump/branch) just before the SDBBP instruction causes a Debug
Single Step exception with the DEPC register pointing to the SDBBP instruction.
To ensure proper functionality of single-step execution, the Debug Single Step exception has priority
over all exceptions, except resets and soft resets.
Debug Single Step exception is only possible when the NoSSt bit in the Debug register is 0 (see section
“Debug Register (CP0 Register 23, Select 0)” on page 20-25).
Debug Register Debug Status Bit Set
DSS
Additional State Saved
None
Entry Vector Used
Debug exception vector
Debug Interrupt Exception
The Debug Interrupt exception is an asynchronous debug exception that is taken as soon as possible,
but with no specific relation to the executed instructions. The DEPC register and the DBD bit in the Debug
register reference the instruction at which execution can be resumed after Debug Interrupt exception
service.
Debug interrupt requests are ignored when the processor is in Debug Mode, and pending requests are
cleared when the processor takes any debug exception, including debug exceptions other than Debug
Interrupt exceptions.
A debug interrupt restarts the pipeline if stopped by a WAIT instruction and the processor clock is
restarted if it was stopped due to a low-power mode.
Debug Register Debug Status Bit Set
DINT
Additional State Saved
None
Entry Vector Used
Debug exception vector
The possible sources for debug interrupts depend on the implementation. The following sources can
cause Debug Interrupt exceptions:
The DINT signal from the probe
Note:
This signal is not connected on the RC32438.
The EjtagBrk Bit in the EJTAG Control Register
The EjtagBrk bit in the EJTAG Control register requests a Debug Interrupt exception when set (see
section “EJTAG Control Register (ECR) (TAP Instruction CONTROL or ALL)” on page 20-65).
A debug boot by EJTAGBOOT
The EJTAGBOOT feature allows a debug interrupt to be requested immediately after a reset or soft
reset has occurred (see section “EJTAGBOOT Feature” on page 20-22 and section “EJTAGBOOT
and NORMALBOOT Instructions” on page 20-59).
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PDF描述
79RC32V332-100DH MICROPROCESSOR|32-BIT|QFP|208PIN|PLASTIC
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79RC32T355133DH 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:Communications Processor
79RC32T355-133DH 制造商:IDT 制造商全稱:Integrated Device Technology 功能描述:IDT Interprise Integrated Communications Processor
79RC32T355-133DHG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
79RC32T355-133DHGI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 RISC 32-Bit 133MHz 3.3V 208-Pin PQFP
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