參數(shù)資料
型號(hào)： 79RC32V334-133BBI
英文描述： MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
中文描述： 微處理器| 32位|的BGA | 256PIN |塑料
文件頁(yè)數(shù)： 452/654頁(yè)
文件大?。?/td> 6963K
代理商： 79RC32V334-133BBI
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IDT Debugging and Performance Monitoring
IPBus Monitor Registers
79RC32438 User Reference Manual
18 - 16
November 4, 2002
Notes
IPBus Monitor Record Formats
The IPBus Monitor stores data in the On-chip RAM using two record formats. Both formats consist of
double words (i.e., 64-bits or two 32-bit words).
Figure 18.16 IPBus Monitor Transaction Summary Record Format
RF
Record Format.
This bit indicates the format of the record. If this bit is set, then the record has a
transaction summary format. If the bit is cleared, then the record has a clock cycle format.
F
Filtered.
This bit is set if any transactions were filtered between the previously recorded transac-
tion and this one.
SBE
Starting Byte Enables.
This field represents the state of the byte enables in the first data transfer
of the transaction. Bit 0 corresponds to data bits 0 through 7, bit 1 corresponds to data bits 8
through 15, and so on. A bit is set if the byte lane is enabled.
EBE
Ending Byte Enables.
This field represents the state of the byte enables during last first data
transfer of the transaction. Bit 0 corresponds to data bits 0 through 7, bit 1 corresponds to data
bits 8 through 15, and so on. A bit is set if the byte lane is enabled.
MG
IPBus Master Grant.
This field contains the IPBus master index corresponding to the bus master
that generated the transaction.
MR
IPBus Master Bus Requests.
Each bit in this field corresponds to an IPBus master index. A bit is
set if the corresponding bus master requested ownership of the IPBus at any point after the previ-
ously recorded IPBus transaction and this one.
In general, the bus master that has been granted the bus for the current transaction will not have
its MR bit set (because in order to have been granted the bus, the current master has to have pre-
viously requested the bus). However, there are two exceptions to this condition. First, if the bus
master generates a request after it has already been granted the bus for the current transaction
(this action is called a pre-request) and the current transaction is not yet completed, its MR bit will
be set. Second, if the bus master requested and performed a transaction that was filtered out after
the previously recorded transaction, its MR bit will be set.
IPEND[2..6]
Interrupt Requests.
Each bit in this field corresponds to an interrupt request to the CPU. If an
interrupt request was generated at any time during the current transaction or since the last trans-
action, then the corresponding bit in this field is set.
R
Read.
This bit is set if the transaction was an IPBus read transaction (i.e., either an IPBus master
read or an IPBus fly-by read). This bit is cleared if the transaction was an IPBus write transaction.
BA
Byte Address.
This two bit field contains the bottom two bits of the IPBus transaction starting
address. The complete address of each transfer in a transaction may be determined by concate-
nating this field with the ADDR field in the IPBus monitor clock cycle record (i.e., 32-bit address
equals ((ADDR << 2) | BA)).
OVR
Overflow.
This bit is set if the number of clock cycles between the previously recorded IPBus
monitor transaction summary record and this one is greater than or equal to 2
23
.
TS
Time Stamp.
This field contains the value of the free running counter incremented at the ICLK
clock frequency when the transaction summary record was recorded. This value is equivalent to
that of the last clock cycle in the transaction (i.e., the last clock cycle of the transaction before the
IPBus goes idle or starts a new transaction).
0
31
RF
1
F
1
SBE
4
EBE
4
MG
5
MR
17
IPEND[2..6]
5
TS
23
0
31
Addr + 4
Addr
R
1
BA
2
OVR
1
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