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參數(shù)資料
| 型號： | 80931HA |
| 廠商： | Intel Corp. |
| 英文描述： | Universal Serial Bus Peripheral Controller(通用串行總線HUB外設(shè)微控制器) |
| 中文描述： | 通用串行總線外設(shè)控制器（通用串行總線集線器外設(shè)微控制器） |
| 文件頁數(shù)： | 20/26頁 |
| 文件大?。?/td> | 195K |
| 代理商： | 80931HA |
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8x931AA, 8x931HA USB Peripheral Controller
20
Advance Information Datasheet
5.4
System Bus AC Characteristics
Test Conditions: Fosc = 12 MHz. Rise and fall times = 10 ns. Capacitive loading on ALE,
PSEN#, and port P0 = 100 pF. Capacitive loading on all other outputs = 80 pF.
Table 16. External Bus Characteristics (Sheet 1 of 2)
Symbol
Parameter
F
OSC
= 12 MHz,
F
CLK
= 6 MHz
Variable F
CLK
Units
Min
Max
Min
Max
F
OSC
XTAL1 Frequency
12 ± 0.25%
MHz
T
CLK
1/F
CLK
= 1/CPU Frequency
166.67 (Typical)
ns
T
LHLL
ALE Pulse Width
127
T
CLK
– 40
ns
T
AVLL
Address Valid to ALE Low
43
0.5T
CLK
– 40
ns
T
LLAX
Address Hold after ALE
Low
53
0.5T
CLK
– 30
ns
T
PLAZ
PSEN# Low to Address
Float
10
10
ns
T
LLIV
ALE Low to Instruction In
Valid
259
2T
CLK
– 75
ns
T
LLPL
ALE Low to PSEN# Low
53
0.5T
CLK
– 30
ns
T
PLPH
PSEN# Pulse Width
205
1.5T
CLK
– 45
ns
T
PLIV
PSEN# Low to Instruction
In Valid
77
T
CLK
– 90
ns
T
PHIX
Instruction Hold after
PSEN# High
0
0
ns
T
PHIZ
Instruction Float after
PSEN# High
63
0.5T
CLK
– 20
ns
T
AVIV
Address Valid to
Instruction Valid
312
2.5T
CLK
– 105
ns
T
LLRL
,
T
LLWL
ALE Low to RD# or WR#
Low
200
300
1.5T
CLK
– 50
1.5T
CLK
+ 50
ns
T
RLRH
,
T
WLWH
RD# and WR# Pulse
Width
400
3T
CLK
– 100
ns
T
LLDV
ALE Low to Data In Valid
578
4T
CLK
– 90
ns
T
RLDV
RD# Low to Data In Valid
322
2.5T
CLK
– 95
ns
T
RLAZ
RD# Low to Address Float
0
0
ns
T
RHDX
Data Hold After RD# High
0
0
ns
T
RHD
z
Data Float After RD# High
23
0.5T
CLK
– 60
ns
T
AVRL
, T
AVWL
Address Valid to RD# or
WR# Low
244
2T
CLK
– 90
ns
T
AVDV
Address Valid to Data In
Valid
661
4.5T
CLK
– 90
ns
T
RHLH
, T
WHLH
RD# or WR# High to ALE
High
43
123
0.5T
CLK
– 40
0.5T
CLK
+ 40
ns
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