參數(shù)資料
型號(hào)： 9DB833AGLFT
廠商： INTEGRATED DEVICE TECHNOLOGY INC
元件分類： 時(shí)鐘及定時(shí)
英文描述： 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
封裝： ROHS COMPLIANT, TSSOP-48
文件頁(yè)數(shù)： 6/18頁(yè)
文件大?。?/td> 226K
代理商： 9DB833AGLFT
9DB833
EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN3
IDT
EIGHT OUTPUT DIFFERENTIAL BUFFER FOR PCIE GEN3
14
9DB833
REV C 052411
PD#, Power Down
The PD# pin cleanly shuts off all clocks and places the device into a power saving mode. PD# must be asserted before
shutting off the input clock or power to insure an orderly shutdown. PD is asynchronous active-low input for both powering
down the device and powering up the device. When PD# is asserted, all clocks will be driven high, or tri-stated (depending
on the PD# drive mode and Output control bits) before the PLL is shut down.
PD# Assertion
When PD# is sampled low by two consecutive rising edges of DIF#, all DIF outputs must be held High, or tri-stated
(depending on the PD# drive mode and Output control bits) on the next High-Low transition of the DIF# outputs. When the
PD# drive mode bit is set to ‘0’, all clock outputs will be held with DIF driven High with 2 x IREF and DIF# tri-stated. If the PD#
drive mode bit is set to ‘1’, both DIF and DIF# are tri-stated.
PD# De-assertion
Power-up latency is less than 1 ms. This is the time from de-assertion of the PD# pin, or VDD reaching 3.3V, or the time from
valid SRC_IN clocks until the time that stable clocks are output from the device (PLL Locked). If the PD# drive mode bit is
set to ‘1’, all the DIF outputs must driven to a voltage of >200 mV within 300 s of PD# de-assertion.
相關(guān)PDF資料
PDF描述
9DB833AGILFT 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
9DB833AFILFT 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
9DB833AFLF 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
9DB833AFLFT 9DB SERIES, PLL BASED CLOCK DRIVER, 8 TRUE OUTPUT(S), 0 INVERTED OUTPUT(S), PDSO48
9DBL411AGLFT LOW SKEW CLOCK DRIVER, PDSO20
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參數(shù)描述
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9DBL0442BKILF 功能描述:IC CLK FANOUT/BUFF ZD 32VFQFPN 制造商:idt, integrated device technology inc 系列:- 包裝:托盤 零件狀態(tài):在售 PLL:是 主要用途:PCI Express（PCIe） 輸入:HCSL 輸出:HCSL 電路數(shù):1 比率 - 輸入:輸出:1：4 差分 - 輸入:輸出:是/是 頻率 - 最大值:200MHz 電壓 - 電源:3.135 V ~ 3.465 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:32-VFQFN 裸露焊盤 供應(yīng)商器件封裝:32-VFQFPN（5x5） 標(biāo)準(zhǔn)包裝:490
9DBL0452BKILF 功能描述:IC CLK BUFFER ZD 32-VFQFPN 制造商:idt, integrated device technology inc 系列:* 包裝:托盤 零件狀態(tài):在售 PLL:是 主要用途:PCI Express（PCIe） 輸入:HCSL 輸出:HCSL 電路數(shù):1 比率 - 輸入:輸出:1：4 差分 - 輸入:輸出:是/是 頻率 - 最大值:200MHz 電壓 - 電源:3.135 V ~ 3.465 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:32-VFQFN 裸露焊盤 供應(yīng)商器件封裝:32-VFQFPN（5x5） 標(biāo)準(zhǔn)包裝:490
9DBL0452BKILFT 功能描述:IC CLK BUFFER ZD 32-VFQFPN 制造商:idt, integrated device technology inc 系列:- 零件狀態(tài):在售 PLL:是 主要用途:PCI Express（PCIe） 輸入:HCSL 輸出:HCSL 電路數(shù):1 比率 - 輸入:輸出:1：4 差分 - 輸入:輸出:是/是 頻率 - 最大值:200MHz 電壓 - 電源:3.135 V ~ 3.465 V 工作溫度:-40°C ~ 85°C 安裝類型:表面貼裝 封裝/外殼:32-VFQFN 裸露焊盤 供應(yīng)商器件封裝:32-VFQFPN（5x5） 標(biāo)準(zhǔn)包裝:2,500
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