Table 2-19 A1415A, A" />
參數(shù)資料
型號(hào)： A1425A-PQ100C
廠商： Microsemi SoC
文件頁(yè)數(shù)： 25/90頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 2500 GATES 100-PQFP
產(chǎn)品變化通告： A1425A Family Discontinuation 23/Jan/2012
標(biāo)準(zhǔn)包裝： 66
系列： ACT™ 3
LAB/CLB數(shù)： 310
輸入/輸出數(shù)： 80
門(mén)數(shù)： 2500
電源電壓： 4.5 V ~ 5.5 V
安裝類(lèi)型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 100-BQFP
供應(yīng)商設(shè)備封裝： 100-PQFP（14x20）
Accelerator Series FPGAs – ACT 3 Family
R e visio n 3
2 - 23
A1415A, A14V15A Timing Characteristics (continued)
Table 2-19 A1415A, A14V15A Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C
I/O Module Input Propagation Delays
–3 Speed1 –2 Speed1 –1 Speed Std. Speed 3.3 V Speed2 Units
Parameter/Description
Min. Max. Min. Max. Min. Max. Min. Max.
Min.
Max.
tINY
Input Data Pad to Y
2.8
3.2
3.6
4.2
5.5
ns
tICKY
Input Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCKY
Output Reg IOCLK Pad to Y
4.7
5.3
6.0
7.0
9.2
ns
tICLRY Input Asynchronous Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
tOCLRY Output Asynchronous Clear to Y
4.7
5.3
6.0
7.0
9.2
ns
Predicted Input Routing Delays2
tRD1
FO = 1 Routing Delay
0.9
1.0
1.1
1.3
1.7
ns
tRD2
FO = 2 Routing Delay
1.2
1.4
1.6
1.8
2.4
ns
tRD3
FO = 3 Routing Delay
1.4
1.6
1.8
2.1
2.8
ns
tRD4
FO = 4 Routing Delay
1.7
1.9
2.2
2.5
3.3
ns
tRD8
FO = 8 Routing Delay
2.8
3.2
3.6
4.2
5.5
ns
I/O Module Sequential Timing (wrt IOCLK pad)
tINH
Input F-F Data Hold
0.0
ns
tINSU
Input F-F Data Setup
2.0
2.3
2.5
3.0
ns
tIDEH
Input Data Enable Hold
0.0
ns
tIDESU Input Data Enable Setup
5.8
6.5
7.5
8.6
ns
tOUTH
Output F-F Data hold
0.7
0.8
0.9
1.0
ns
tOUTSU Output F-F Data Setup
0.7
0.8
0.9
1.0
ns
tODEH Output Data Enable Hold
0.3
0.4
0.5
ns
fODESU Output Data Enable Setup
1.3
1.5
1.7
2.0
ns
Notes:
1. The –2 and –3 speed grades have been discontinued. Please refer to the Product Discontinuation Notices (PDNs) listed
below:
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual worst-case
performance. Post-route timing is based on actual routing delay measurements performed on the device prior to
shipment.
相關(guān)PDF資料
PDF描述
ASC50DRYH-S734 CONN EDGECARD 100PS DIP .100 SLD
XC4005XL-3PQ160C IC FPGA C-TEMP 3.3V 3SPD 160PQFP
XC4005XL-3PQ100I IC FPGA I-TEMP 3.3V 3SPD 100PQFP
XC4005XL-3PQ100C IC FPGA C-TEMP 3.3V 3SPD 100PQFP
XC4005XL-3PC84I IC FPGA I-TEMP 3.3V 3SPD 84-PLCC
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參數(shù)描述
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A1425A-PQ160C 功能描述:IC FPGA 2500 GATES 160-PQFP RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:ACT™ 3 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
A1425A-PQ160I 功能描述:IC FPGA 2500 GATES 160-PQFP RoHS:否 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:ACT™ 3 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
A1425A-PQG100C 功能描述:IC FPGA 2500 GATES 100-PQFP RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:ACT™ 3 產(chǎn)品變化通告:XC4000(E,L) Discontinuation 01/April/2002 標(biāo)準(zhǔn)包裝:24 系列:XC4000E/X LAB/CLB數(shù):100 邏輯元件/單元數(shù):238 RAM 位總計(jì):3200 輸入/輸出數(shù):80 門(mén)數(shù):3000 電源電壓:4.5 V ~ 5.5 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:120-BCBGA 供應(yīng)商設(shè)備封裝:120-CPGA（34.55x34.55）
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