Table 2-18 A1415A, A14V15A Worst-Case Commercial " />
參數(shù)資料
型號： A1460A-1PQG208C
廠商： Microsemi SoC
文件頁數(shù)： 24/90頁
文件大?。?/td> 0K
描述： IC FPGA 6K GATES 208-PQFP
標準包裝： 24
系列： ACT™ 3
LAB/CLB數(shù)： 848
輸入/輸出數(shù)： 167
門數(shù)： 6000
電源電壓： 4.5 V ~ 5.5 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFQFP
供應商設備封裝： 208-PQFP（28x28）
Detailed Specifications
2- 22
R e visio n 3
A1415A, A14V15A Timing Characteristics
Table 2-18 A1415A, A14V15A Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C
1
Logic Module Propagation Delays2
–3 Speed3
–2 Speed3
–1 Speed
Std. Speed
3.3 V Speed1 Units
Parameter/Description
Min.
Max.
Min. Max. Min.
Max.
Min.
Max.
Min.
Max.
tPD
Internal Array Module
2.0
2.3
2.6
3.0
3.9
ns
tCO
Sequential Clock to Q
2.0
2.3
2.6
3.0
3.9
ns
tCLR
Asynchronous Clear to Q
2.0
2.3
2.6
3.0
3.9
ns
Predicted Routing Delays4
tRD1
FO = 1 Routing Delay
0.9
1.0
1.1
1.3
1.7
ns
tRD2
FO = 2 Routing Delay
1.2
1.4
1.6
1.8
2.4
ns
tRD3
FO = 3 Routing Delay
1.4
1.6
1.8
2.1
2.8
ns
tRD4
FO = 4 Routing Delay
1.7
1.9
2.2
2.5
3.3
ns
tRD8
FO = 8 Routing Delay
2.8
3.2
3.6
4.2
5.5
ns
Logic Module Sequential Timing
tSUD
Flip-Flop Data Input Setup
0.5
0.6
0.7
0.8
ns
tHD
Flip-Flop Data Input Hold
0.0
ns
tSUD
Latch Data Input Setup
0.5
0.6
0.7
0.8
ns
tHD
Latch Data Input Hold
0.0
ns
tWASYN Asynchronous Pulse Width
1.9
2.4
3.2
3.8
4.8
ns
tWCLKA Flip-Flop Clock Pulse Width
1.9
2.4
3.2
3.8
4.8
ns
tA
Flip-Flop Clock Input Period
4.0
5.0
6.8
8.0
10.0
ns
fMAX
Flip-Flop Clock Frequency
250
200
150
125
100
MHz
Notes:
1. VCC = 3.0 V for 3.3 V specifications.
2. For dual-module macros, use tPD + tRD1 + tPDn + tCO + tRD1 + tPDn or tPD1 + tRD1 + tSUD, whichever is appropriate.
3. The –2 and –3 speed grades have been discontinued. Please refer to the Product Discontinuation Notices (PDNs) listed
below:
4. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual worst-case
performance. Post-route timing is based on actual routing delay measurements performed on the device prior to
shipment.
相關PDF資料
PDF描述
A1460A-1PQ208C IC FPGA 6K GATES 208-PQFP
ABB91DHNN-S621 CONN EDGECARD 182PS .050 DIP SLD
EP3SL70F780C3N IC STRATIX III L 70K 780-FBGA
EP3SE50F780C3N IC STRATIX III E 50K 780-FBGA
ACB91DHND-S621 CONN EDGECARD 182POS .050 SLD
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