2-96 Revision 13 Table 2-117 RAM512X18 Commercial-Case Conditions: T
參數(shù)資料
型號(hào)： A3P060-2FG144
廠商： Microsemi SoC
文件頁(yè)數(shù)： 14/220頁(yè)
文件大小： 0K
描述： IC FPGA 1KB FLASH 60K 144-FBGA
標(biāo)準(zhǔn)包裝： 160
系列： ProASIC3
RAM 位總計(jì)： 18432
輸入/輸出數(shù)： 96
門數(shù)： 60000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 144-LBGA
供應(yīng)商設(shè)備封裝： 144-FPBGA（13x13）
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ProASIC3 DC and Switching Characteristics
2-96
Revision 13
Table 2-117 RAM512X18
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std. Units
tAS
Address setup time
0.25 0.28 0.33
ns
tAH
Address hold time
0.00 0.00 0.00
ns
tENS
REN, WEN setup time
0.13 0.15 0.17
ns
tENH
REN, WEN hold time
0.10 0.11 0.13
ns
tDS
Input data (WD) setup time
0.18 0.21 0.25
ns
tDH
Input data (WD) hold time
0.00 0.00 0.00
ns
tCKQ1
Clock High to new data valid on RD (output retained)
2.16 2.46 2.89
ns
tCKQ2
Clock High to new data valid on RD (pipelined)
0.90 1.02 1.20
ns
tC2CRWH1
Address collision clk-to-clk delay for reliable read access after write on same
address—Applicable to Opening Edge
0.50 0.43 0.38
ns
tC2CWRH1
Address collision clk-to-clk delay for reliable write access after read on same
address—Applicable to Opening Edge
0.59 0.50 0.44
ns
tRSTBQ
RESET Low to data out Low on RD (flow-through)
0.92 1.05 1.23
ns
RESET Low to data out Low on RD (pipelined)
0.92 1.05 1.23
ns
tREMRSTB
RESET removal
0.29 0.33 0.38
ns
tRECRSTB
RESET recovery
1.50 1.71 2.01
ns
tMPWRSTB
RESET minimum pulse width
0.21 0.24 0.29
ns
tCYC
Clock cycle time
3.23 3.68 4.32
ns
FMAX
Maximum frequency
310
272
231
MHz
Notes:
1. For more information, refer to the application note Simultaneous Read-Write Operations in Dual-Port SRAM for Flash-
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.
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A3P060-2FGG144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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