2-12 Revision 13 Total Dynamic Power Consumption—PDYN
參數(shù)資料
型號(hào)： A3P060-CS121I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 140/220頁(yè)
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 60K 121-CSP
標(biāo)準(zhǔn)包裝： 490
系列： ProASIC3
RAM 位總計(jì)： 18432
輸入/輸出數(shù)： 96
門(mén)數(shù)： 60000
電源電壓： 1.425 V ~ 1.575 V
安裝類(lèi)型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 121-VFBGA，CSBGA
供應(yīng)商設(shè)備封裝： 121-CSP（6x6）
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ProASIC3 DC and Switching Characteristics
2-12
Revision 13
Total Dynamic Power Consumption—PDYN
PDYN = PCLOCK + PS-CELL + PC-CELL + PNET + PINPUTS + POUTPUTS + PMEMORY + PPLL
Global Clock Contribution—PCLOCK
PCLOCK = (PAC1 + NSPINE*PAC2 + NROW*PAC3 + NS-CELL* PAC4) * FCLK
NSPINE is the number of global spines used in the user design—guidelines are provided in the
"Spine Architecture" section of the Global Resources chapter in the ProASIC3 FPGA
NROW is the number of VersaTile rows used in the design—guidelines are provided in the "Spine
Architecture" section of the Global Resources chapter in the ProASIC3 FPGA Fabric
FCLK is the global clock signal frequency.
NS-CELL is the number of VersaTiles used as sequential modules in the design.
PAC1, PAC2, PAC3, and PAC4 are device-dependent.
Sequential Cells Contribution—PS-CELL
PS-CELL = NS-CELL * (PAC5 + 1 / 2 * PAC6) * FCLK
NS-CELL is the number of VersaTiles used as sequential modules in the design. When a multi-tile
sequential cell is used, it should be accounted for as 1.
1 is the toggle rate of VersaTile outputs—guidelines are provided in Table 2-16 on page 2-13.
FCLK is the global clock signal frequency.
Combinatorial Cells Contribution—PC-CELL
PC-CELL = NC-CELL* 1 / 2 * PAC7 * FCLK
NC-CELL is the number of VersaTiles used as combinatorial modules in the design.
1 is the toggle rate of VersaTile outputs—guidelines are provided in Table 2-16 on page 2-13.
FCLK is the global clock signal frequency.
Routing Net Contribution—PNET
PNET = (NS-CELL + NC-CELL) * 1 / 2 * PAC8 * FCLK
NS-CELL is the number of VersaTiles used as sequential modules in the design.
NC-CELL is the number of VersaTiles used as combinatorial modules in the design.
1 is the toggle rate of VersaTile outputs—guidelines are provided in Table 2-16 on page 2-13.
FCLK is the global clock signal frequency.
I/O Input Buffer Contribution—PINPUTS
PINPUTS = NINPUTS * 2 / 2 * PAC9 * FCLK
NINPUTS is the number of I/O input buffers used in the design.
2 is the I/O buffer toggle rate—guidelines are provided in Table 2-16 on page 2-13.
FCLK is the global clock signal frequency.
I/O Output Buffer Contribution—POUTPUTS
POUTPUTS = NOUTPUTS * 2 / 2 * 1 * PAC10 * FCLK
NOUTPUTS is the number of I/O output buffers used in the design.
2 is the I/O buffer toggle rate—guidelines are provided in Table 2-16 on page 2-13.
1 is the I/O buffer enable rate—guidelines are provided in Table 2-17 on page 2-13.
FCLK is the global clock signal frequency.
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PDF描述
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A3P060-CSG121I 功能描述:IC FPGA 1KB FLASH 60K 121-CSP RoHS:是 類(lèi)別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列） 系列:ProASIC3 標(biāo)準(zhǔn)包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計(jì):- 輸入/輸出數(shù):120 門(mén)數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類(lèi)型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
A3P060-DIELOT 制造商:Microsemi Corporation 功能描述:A3P060-DIELOT - Gel-pak, waffle pack, wafer, diced wafer on film
A3P060-FFG144 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3 60K GATES 193MHZ COMM 130NM 1.5V 144FBGA - Trays
A3P060-FFG144ES 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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