參數(shù)資料
型號： A3P1000-2FGG484FG484
元件分類： FPGA
英文描述： FPGA, 1000000 GATES, PBGA484
封裝： 1 MM PITCH, GREEN, FBGA-484
文件頁數(shù)： 555/608頁
文件大小： 20486K
代理商： A3P1000-2FGG484FG484
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ProASIC3/E SSO and Pin Placement Guidelines
v1.0
21- 7
Board-Level Timing Analysis with Push-Out
Since the push-out effect changes the clock-to-out timing of the signal surrounded by SSOs,
designers should take care when performing board-level timing analysis for such outputs. The
following are the Actel recommendations for calculating the clock-to-out timing of signals affected
by push-out phenomena:
For board-level setup time calculations:
Clock-to-out = worst-case clock-to-out reported by SmartTime + push-out delay
For board-level hold time calculations:
Clock-to-out = best-case clock-to-out reported by SmartTime
SSO Effects on Inputs
As described in the "Virtual VCCI" section on page 21-3, if a quiet input is surrounded by SSOs, the
logic driven by that input may experience a glitch when the SSO bus is switching. In ProASIC3/E
devices in FG or BG packages, the inputs are not affected by an SSO bus. However, in PQ, TQ, and
VQ packages, due to larger lead inductance, the SSOs may affect the inputs as described in the
required for various SSO sizes with different I/O configurations. For example, in a PQ208 package, if
a sensitive input (e.g., asynchronous reset) is surrounded by an SSO bus configured with 16 mA
drive strength and low slew rate, two shielding pins are required on each side of the sensitive input
to prevent any logic glitch on the reset line during transition of the SSO bus.
In PQ, TQ, and VQ packages, the sensitive inputs may be affected by SSOs as described in the "SSO
edge-sensitive inputs surrounded by an SSO bus rise or fall at the same time as an SSO transition,
the maximum rise and fall times of those inputs should be less than 3 ns to avoid any glitches, as
Mitigating SSO Effects on Inputs
As illustrated in Table 21-1 on page 21-5, in PQ, TQ, and VQ packages, inputs may be affected by a
surrounding SSO bus, depending on the configuration and number of the SSOs. FG and BG
packages show much better SSO characteristics due to smaller lead inductance. Therefore,
designers are encouraged to use these packages in designs that have SSOs and are sensitive to
Table 21-3 Shielding Requirement Protecting Inputs from SSO1
Package
Drive Strength
(mA)
Slew Rate
Shielding Required2
for 4 < SSO < 8
Shielding Required2
for SSO > 8
PQ208
24
High
2
3
Low
2
16
High
2
3
Low
2
12
High
0
1
Low
0
8Any
0
FG484
Any
0
Notes:
1. Measurements were performed with a 3.3 V swing on the SSO bus.
2. Shielding pins required on the side of the sensitive input adjacent to the SSO bus.
相關PDF資料
PDF描述
A3P1000-2FGG484IFG484 FPGA, 1000000 GATES, PBGA484
A3P1000-2PQ208IPQ208 FPGA, 1000000 GATES, PQFP208
A3P1000-2PQ208PQ208 FPGA, 1000000 GATES, PQFP208
A3P1000-2PQG208IPQ208 FPGA, 1000000 GATES, PQFP208
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相關代理商/技術參數(shù)
參數(shù)描述
A3P1000-2FGG484I 功能描述:IC FPGA 1KB FLASH 1M 484-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:ProASIC3 標準包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應商設備封裝:484-FPBGA（27X27）
A3P1000-2PQ144 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-2PQ144ES 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-2PQ144I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
A3P1000-2PQ144PP 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs
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