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參數(shù)資料
| 型號： | A3P1000-2PQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數(shù)： | 532/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-2PQG208PQ208 |
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UJTAG Applications in Actel’s Low-Power Flash Devices
19- 6
v1.1
Typical UJTAG Applications
Bidirectional access to the JTAG port from VersaTiles—without putting the device into test mode—
creates flexibility to implement many different applications. This section describes a few of these.
All are based on importing/exporting data through the UJTAG tiles.
Clock Conditioning Circuitry—Dynamic Reconfiguration
In low-power flash devices, CCCs, which include PLLs, can be configured dynamically through either
an 81-bit embedded shift register or static flash programming switches. These 81 bits control all the
characteristics of the CCC: routing MUX architectures, delay values, divider values, etc. Table 19-3
lists the 81 configuration bits in the CCC.
The embedded 81-bit shift register (for the dynamic configuration of the CCC) is accessible to the
VersaTiles, which, in turn, have access to the UJTAG tiles. Therefore, the CCC configuration shift
register can receive and load the new configuration data stream from JTAG.
Dynamic reconfiguration eliminates the need to reprogram the device when reconfiguration of the
CCC functional blocks is needed. The CCC configuration can be modified while the device continues
to operate. Employing the UJTAG core requires the user to design a module to provide the
configuration data and control the CCC configuration shift register. In essence, this is a user-
designed TAP Controller requiring chip resources.
Table 19-3 Configuration Bits of IGLOO and ProASIC3 CCC Blocks
Bit Number
Control Function
80
RESET ENABLE
79
DYNCSEL
78
DYNBSEL
77
DYNASEL
<76:74>
VCOSEL [2:0]
73
STATCSEL
72
STATBSEL
71
STATASEL
<70:66>
DLYC [4:0]
<65:61>
DLYB {4:0]
<60:56>
DLYGLC [4:0]
<55:51>
DLYGLB [4:0]
<50:46>
DLYGLA [4:0]
45
XDLYSEL
<44:40>
FBDLY [4:0]
<39:38>
FBSEL
<37:35>
OCMUX [2:0]
<34:32>
OBMUX [2:0]
<31:29>
OAMUX [2:0]
<28:24>
OCDIV [4:0]
<23:19>
OBDIV [4:0]
<18:14>
OADIV [4:0]
<13:7>
FBDIV [6:0]
<6:0>
FINDIV [6:0]
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-FFG144FG144 | FPGA, 1000000 GATES, PBGA144 |
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| A3P1000-FFGG144FG144 | FPGA, 1000000 GATES, PBGA144 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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| A3P1000-2VQ144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2VQ144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2VQ144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2VQ144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-2VQG144 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
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