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參數(shù)資料
| 型號： | A3P1000-FFG484FG484 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PBGA484 |
| 封裝： | 1 MM PITCH, FBGA-484 |
| 文件頁數(shù)： | 206/608頁 |
| 文件大?。?/td> | 20486K |
| 代理商： | A3P1000-FFG484FG484 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 32
v1.1
DYNCCC Core(.CLKA(CLKA), .EXTFB(GND), .POWERDOWN(POWERDOWN), .GLA(GLA), .LOCK(LOCK),
.CLKB(CLKB), .GLB(GLB), .YB(), .CLKC(CLKC), .GLC(GLC), .YC(), .SDIN(SDIN),
.SCLK(SCLK), .SSHIFT(SSHIFT), .SUPDATE(SUPDATE), .MODE(MODE), .SDOUT(SDOUT),
.OADIV0(GND), .OADIV1(GND), .OADIV2(VCC), .OADIV3(GND), .OADIV4(GND), .OAMUX0(GND),
.OAMUX1(GND), .OAMUX2(VCC), .DLYGLA0(GND), .DLYGLA1(GND), .DLYGLA2(GND),
.DLYGLA3(GND), .DLYGLA4(GND), .OBDIV0(GND), .OBDIV1(GND), .OBDIV2(GND),
.OBDIV3(GND), .OBDIV4(GND), .OBMUX0(GND), .OBMUX1(GND), .OBMUX2(GND), .DLYYB0(GND),
.DLYYB1(GND), .DLYYB2(GND), .DLYYB3(GND), .DLYYB4(GND), .DLYGLB0(GND),
.DLYGLB1(GND), .DLYGLB2(GND), .DLYGLB3(GND), .DLYGLB4(GND), .OCDIV0(GND),
.OCDIV1(GND), .OCDIV2(GND), .OCDIV3(GND), .OCDIV4(GND), .OCMUX0(GND), .OCMUX1(GND),
.OCMUX2(GND), .DLYYC0(GND), .DLYYC1(GND), .DLYYC2(GND), .DLYYC3(GND), .DLYYC4(GND),
.DLYGLC0(GND), .DLYGLC1(GND), .DLYGLC2(GND), .DLYGLC3(GND), .DLYGLC4(GND),
.FINDIV0(VCC), .FINDIV1(GND), .FINDIV2(VCC), .FINDIV3(GND), .FINDIV4(GND),
.FINDIV5(GND), .FINDIV6(GND), .FBDIV0(GND), .FBDIV1(GND), .FBDIV2(GND),
.FBDIV3(GND), .FBDIV4(GND), .FBDIV5(VCC), .FBDIV6(GND), .FBDLY0(GND), .FBDLY1(GND),
.FBDLY2(GND), .FBDLY3(GND), .FBDLY4(GND), .FBSEL0(VCC), .FBSEL1(GND),
.XDLYSEL(GND), .VCOSEL0(GND), .VCOSEL1(GND), .VCOSEL2(VCC));
defparam Core.VCOFREQUENCY = 165.000;
endmodule
Delayed Clock Configuration
The CLKDLY macro can be generated with the desired delay and input clock source (Hardwired I/O,
External I/O, or Core Logic), as in Figure 4-24.
After setting all the required parameters, users can generate one or more PLL configurations with
HDL or EDIF descriptions by clicking the Generate button. SmartGen enables them to save the
session results and messages in a log file:
****************
Macro Parameters
****************
Name
: delay_macro
Family
: ProASIC3
Output Format
: Verilog
Type
: Delayed Clock
Delay Index
: 2
CLKA Source
: Hardwired I/O
Total Clock Delay = 0.935 ns.
The resultant CLKDLY macro Verilog netlist is as follows:
module delay_macro(GL,CLK);
output GL;
input
CLK;
Figure 4-24 Delayed Clock Configuration Dialog Box
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| A3P1000-FFGG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-FFGG256FG256 | FPGA, 1000000 GATES, PBGA256 |
| A3P1000-FFGG484FG484 | FPGA, 1000000 GATES, PBGA484 |
| A3P1000-FG144FG144 | FPGA, 1000000 GATES, PBGA144 |
| A3P1000-FG144IFG144 | FPGA, 1000000 GATES, PBGA144 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A3P1000-FFGG144 | 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3 1M GATES 193MHZ COMM 130NM 1.5V 144FBGA - Trays |
| A3P1000-FFGG144ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-FFGG144I | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-FFGG144PP | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3 Flash Family FPGAs |
| A3P1000-FFGG256 | 制造商:Microsemi Corporation 功能描述:FPGA PROASIC3 1M GATES 193MHZ COMM 130NM 1.5V 256FBGA - Trays |
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