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參數資料
| 型號： | A3P1000-FPQG208PQ208 |
| 元件分類： | FPGA |
| 英文描述： | FPGA, 1000000 GATES, PQFP208 |
| 封裝： | 0.50 MM PITCH, GREEN, PLASTIC, QFP-208 |
| 文件頁數： | 191/608頁 |
| 文件大小： | 20486K |
| 代理商： | A3P1000-FPQG208PQ208 |
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Clock Conditioning Circuits in IGLOO and ProASIC3 Devices
4- 18
v1.1
Now suppose the feedback divider is inserted in the feedback path. As the division factor N is
increased, the average phase difference increases. The average phase difference will cause the VCO
to increase its frequency until the output signal is phase-identical to the input after undergoing
division. In other words, lock in both frequency and phase is achieved when the output frequency is
M times the input. Thus, clock division in the feedback path results in multiplication at the output.
A similar argument can be made when the delay element is inserted into the feedback path. To
achieve steady-state lock, the VCO output signal will be delayed by the input period less the
feedback delay. For periodic signals, this is equivalent to time-advancing the output clock by the
feedback delay.
Another key parameter of a PLL system is the acquisition time. Acquisition time is the amount of
time it takes for the PLL to achieve lock (i.e., phase-align the feedback signal with the input
reference clock). For example, suppose there is no voltage applied to the VCO, allowing it to
operate at its free-running frequency. Should an input reference clock suddenly appear, a lock
would be established within the maximum acquisition time.
Functional Description
This section provides detailed descriptions of PLL block functionality: clock dividers and multipliers,
clock delay adjustment, phase adjustment, and dynamic PLL configuration.
Clock Dividers and Multipliers
The PLL block contains five programmable dividers. Figure 4-16 shows a simplified PLL block.
Figure 4-16 PLL Block Diagram
PLL CORE
CLKA
Fixed
Delay
D1
D2
D1
D2
D1
n
m
u
v
w
GLA
GLB
GLC
Primary
Secondary 1
Secondary 2
YB
YC
System
Delay
Output
Delay
Feedback
Delay
Output
Delay
Output
Delay
Output
Delay
Output
Delay
270°
180°
90°
0°
D1 = Programmable Delay Type 1
D2 = Programmable Delay Type 2
相關PDF資料 |
PDF描述 |
|---|---|
| A3P1000-PQ208IPQ208 | FPGA, 1000000 GATES, PQFP208 |
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參數描述 |
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