2-116 Revision 13 Timing Characteristics 1.5 V DC Core Voltage Figure 2-32 Input " />
參數(shù)資料
型號(hào): A3P1000L-PQG208I
廠商: Microsemi SoC
文件頁(yè)數(shù): 38/242頁(yè)
文件大?。?/td> 0K
描述: IC FPGA 1KB FLASH 1M 208-PQFP
標(biāo)準(zhǔn)包裝: 24
系列: ProASIC3L
RAM 位總計(jì): 147456
輸入/輸出數(shù): 154
門(mén)數(shù): 1000000
電源電壓: 1.14V ~ 1.575 V
安裝類(lèi)型: 表面貼裝
工作溫度: -40°C ~ 85°C
封裝/外殼: 208-BFQFP
供應(yīng)商設(shè)備封裝: 208-PQFP(28x28)
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ProASIC3L DC and Switching Characteristics
2-116
Revision 13
Timing Characteristics
1.5 V DC Core Voltage
Figure 2-32 Input DDR Timing Diagram
tDDRICLR2Q2
tDDRIREMCLR
tDDRIRECCLR
tDDRICLR2Q1
12
3
4
5
6
7
8
9
CLK
Data
CLR
Out_QR
Out_QF
tDDRICLKQ1
2
4
6
3
5
7
tDDRIHD
tDDRISUD
tDDRICLKQ2
Table 2-195 Input DDR Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–1
Std.
Units
tDDRICLKQ1
Clock-to-Out Out_QR for Input DDR
0.28
0.33
ns
tDDRICLKQ2
Clock-to-Out Out_QF for Input DDR
0.40
0.47
ns
tDDRISUD1
Data Setup for Input DDR (fall)
0.29
0.34
ns
tDDRISUD2
Data Setup for Input DDR (rise)
0.25
0.29
ns
tDDRIHD1
Data Hold for Input DDR (fall)
0.00
ns
tDDRIHD2
Data Hold for Input DDR (rise)
0.00
ns
tDDRICLR2Q1
Asynchronous Clear-to-Out Out_QR for Input DDR
0.47
0.55
ns
tDDRICLR2Q2
Asynchronous Clear-to-Out Out_QF for Input DDR
0.58
0.68
ns
tDDRIREMCLR
Asynchronous Clear Removal Time for Input DDR
0.00
ns
tDDRIRECCLR
Asynchronous Clear Recovery Time for Input DDR
0.23
0.27
ns
tDDRIWCLR
Asynchronous Clear Minimum Pulse Width for Input DDR
0.18
0.22
ns
tDDRICKMPWH
Clock Minimum Pulse Width High for Input DDR
0.31
0.36
ns
tDDRICKMPWL
Clock Minimum Pulse Width Low for Input DDR
0.28
0.32
ns
FDDRIMAX
Maximum Frequency for Input DDR
250.00 250.00
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-7 for derating values.
相關(guān)PDF資料
PDF描述
AMM24DRMH-S288 CONN EDGECARD 48POS .156 EXTEND
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A3P1000-PQ144M 制造商:ACTEL 制造商全稱(chēng):Actel Corporation 功能描述:Military ProASIC3/EL Low-Power Flash FPGAs
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