Revision 13 2-7 Table 2-9 Summary of I/O Input Buffer Power (Per Pin) – Default I/O Software Settings Applicab" />
參數(shù)資料
型號： A3P400-1FGG256
廠商： Microsemi SoC
文件頁數(shù)： 124/220頁
文件大?。?/td> 0K
描述： IC FPGA 1KB FLASH 400K 256-FBGA
標(biāo)準(zhǔn)包裝： 90
系列： ProASIC3
RAM 位總計： 55296
輸入/輸出數(shù)： 178
門數(shù)： 400000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 256-LBGA
供應(yīng)商設(shè)備封裝： 256-FPBGA（17x17）
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ProASIC3 Flash Family FPGAs
Revision 13
2-7
Table 2-9 Summary of I/O Input Buffer Power (Per Pin) – Default I/O Software Settings
Applicable to Standard Plus I/O Banks
VMV (V)
Static Power
PDC2 (mW) 1
Dynamic Power
PAC9 (W/MHz) 2
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
3.3
–
16.23
3.3 V LVCMOS Wide Range3
3.3
–
16.23
2.5 V LVCMOS
2.5
–
5.14
1.8 V LVCMOS
1.8
–
2.13
1.5 V LVCMOS (JESD8-11)
1.5
–
1.48
3.3 V PCI
3.3
–
18.13
3.3 V PCI-X
3.3
–
18.13
Notes:
1. PDC2 is the static power (where applicable) measured on VMV.
2. PAC9 is the total dynamic power measured on VCC and VMV.
3. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JESD8-B
specification.
Table 2-10 Summary of I/O Input Buffer Power (Per Pin) – Default I/O Software Settings
Applicable to Standard I/O Banks
VMV (V)
Static Power
PDC2 (mW) 1
Dynamic Power
PAC9 (W/MHz) 2
Single-Ended
3.3 V LVTTL / 3.3 V LVCMOS
3.3
–
17.24
3.3 V LVCMOS Wide Range3
3.3
–
17.24
2.5 V LVCMOS
2.5
–
5.19
1.8 V LVCMOS
1.8
–
2.18
1.5 V LVCMOS (JESD8-11)
1.5
–
1.52
Notes:
1. PDC2 is the static power (where applicable) measured on VMV.
2. PAC9 is the total dynamic power measured on VCC and VMV.
3. All LVCMOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JESD8-B
specification.
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PDF描述
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