Revision 13 2-57 Output Register Timing Characteristics Figure 2-28 Output Register Timing Diag" /> 
            


    
    



    

    
  
    
    
    
    
  
    
  
  

    





    


    
 
 




 
 


    

    
    


    參數(shù)資料
    

    


    


    
型號(hào)：
A3PE3000-2PQG208

    

    
廠商：
Microsemi SoC

    

    
文件頁(yè)數(shù)：
132/162頁(yè)

    

    
文件大小：
0K

    

    
描述：
IC FPGA 1KB FLASH 3M 208-PQFP

    

    
標(biāo)準(zhǔn)包裝：
24

    

    
系列：
ProASIC3E

    

    
RAM 位總計(jì)：
516096
    		

    

    
輸入/輸出數(shù)：
147
    		

    

    
門數(shù)：
3000000
    		

    

    
電源電壓：
1.425 V ~ 1.575 V
    		

    

    
安裝類型：
表面貼裝
    		

    

    
工作溫度：
0°C ~ 70°C
    		

    

    
封裝/外殼：
208-BFQFP
    		

    

    
供應(yīng)商設(shè)備封裝：
208-PQFP（28x28）
    		

    

    

    

	
    
    
    
    第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)當(dāng)前第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)
    

    
    
	
    ProASIC3E Flash Family FPGAs
    Revision 13
    2-57
    Output Register
    Timing Characteristics
    Figure 2-28  Output Register Timing Diagram
    Preset
    Clear
    DOUT
    CLK
    Data_out
    Enable
    tOSUE
    50%
    tOSUD tOHD
    50%
    tOCLKQ
    1
    0
    tOHE
    tORECPRE
    tOREMPRE
    tORECCLR
    tOREMCLR
    tOWCLR
    tOWPRE
    tOPRE2Q
    tOCLR2Q
    tOCKMPWH tOCKMPWL
    50%
    Table 2-87  Output Data Register Propagation Delays
    Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
    Parameter
    Description
    –2
    –1
    Std. Units
    tOCLKQ
    Clock-to-Q of the Output Data Register
    0.59 0.67 0.79
    ns
    tOSUD
    Data Setup Time for the Output Data Register
    0.31 0.36 0.42
    ns
    tOHD
    Data Hold Time for the Output Data Register
    0.00 0.00 0.00
    ns
    tOSUE
    Enable Setup Time for the Output Data Register
    0.44 0.50 0.59
    ns
    tOHE
    Enable Hold Time for the Output Data Register
    0.00 0.00 0.00
    ns
    tOCLR2Q
    Asynchronous Clear-to-Q of the Output Data Register
    0.80 0.91 1.07
    ns
    tOPRE2Q
    Asynchronous Preset-to-Q of the Output Data Register
    0.80 0.91 1.07
    ns
    tOREMCLR
    Asynchronous Clear Removal Time for the Output Data Register
    0.00 0.00 0.00
    ns
    tORECCLR
    Asynchronous Clear Recovery Time for the Output Data Register
    0.22 0.25 0.30
    ns
    tOREMPRE
    Asynchronous Preset Removal Time for the Output Data Register
    0.00 0.00 0.00
    ns
    tORECPRE
    Asynchronous Preset Recovery Time for the Output Data Register
    0.22 0.25 0.30
    ns
    tOWCLR
    Asynchronous Clear Minimum Pulse Width for the Output Data Register
    0.22 0.25 0.30
    ns
    tOWPRE
    Asynchronous Preset Minimum Pulse Width for the Output Data Register
    0.22 0.25 0.30
    ns
    tOCKMPWH
    Clock Minimum Pulse Width High for the Output Data Register
    0.36 0.41 0.48
    ns
    tOCKMPWL
    Clock Minimum Pulse Width Low for the Output Data Register
    0.32 0.37 0.43
    ns
    Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating values.
    
    
    
    
    
    


    


    

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A3PE3000-2PQG208I
功能描述:IC FPGA 1KB FLASH 3M 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:ProASIC3E 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）

    

    
A3PE3000-2PQG896
 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs

    

    
A3PE3000-2PQG896ES
 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs

    

    
A3PE3000-2PQG896I
 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs

    

    
A3PE3000-2PQG896PP
 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:ProASIC3E Flash Family FPGAs

    

    
    
    
    
	
    	
    
    
     
     
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                                    廠商
                                    批號(hào)
                                    封裝
                                  
    
                                    
                                
                                
    
                                    
                                        
    
                                            
                                            
                                        
    
                                        		
                                     
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                    
                                        
    
                                        		
                                  
    
                                  
                                   
                                    
                            
    
                             
                             
							                            
    
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    我的聯(lián)系方式
    
                     
                     
                       
    
                                
                                
                                
    
                                    
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