參數(shù)資料
型號(hào): A3PN030-Z2QN68
元件分類: FPGA
英文描述: FPGA, 768 CLBS, 30000 GATES, QCC68
封裝: 8 X 8 MM, 0.90 HEIGHT, 0.40 MM PITCH, QFN-68
文件頁(yè)數(shù): 47/92頁(yè)
文件大?。?/td> 3184K
代理商: A3PN030-Z2QN68
ProASIC3 nano DC and Switching Characteristics
Ad vance v0.2
2-37
Output Register
Timing Characteristics
Figure 2-13 Output Register Timing Diagram
Preset
Clear
DOUT
CLK
Data_out
Enable
t
OSUE
50%
t
OSUD tOHD
50%
t
OCLKQ
1
0
t
OHE
t
ORECPRE
t
OREMPRE
t
ORECCLR
t
OREMCLR
t
OWCLR
t
OWPRE
t
OPRE2Q
t
OCLR2Q
t
OCKMPWH tOCKMPWL
50%
Table 2-55 Output Data Register Propagation Delays
Commercial-Case Conditions: TJ = 70°C, Worst-Case VCC = 1.425 V
Parameter
Description
–2
–1
Std. Units
tOCLKQ
Clock-to-Q of the Output Data Register
0.59 0.67 0.79
ns
tOSUD
Data Setup Time for the Output Data Register
0.31 0.36 0.42
ns
tOHD
Data Hold Time for the Output Data Register
0.00 0.00 0.00
ns
tOCLR2Q
Asynchronous Clear-to-Q of the Output Data Register
0.80 0.91 1.07
ns
tOPRE2Q
Asynchronous Preset-to-Q of the Output Data Register
0.80 0.91 1.07
ns
tOREMCLR
Asynchronous Clear Removal Time for the Output Data Register
0.00 0.00 0.00
ns
tORECCLR
Asynchronous Clear Recovery Time for the Output Data Register
0.22 0.25 0.30
ns
tOREMPRE
Asynchronous Preset Removal Time for the Output Data Register
0.00 0.00 0.00
ns
tORECPRE
Asynchronous Preset Recovery Time for the Output Data Register
0.22 0.25 0.30
ns
tOWCLR
Asynchronous Clear Minimum Pulse Width for the Output Data Register
0.22 0.25 0.30
ns
tOWPRE
Asynchronous Preset Minimum Pulse Width for the Output Data Register 0.22 0.25 0.30
ns
tOCKMPWH
Clock Minimum Pulse Width HIGH for the Output Data Register
0.36 0.41 0.48
ns
tOCKMPWL
Clock Minimum Pulse Width LOW for the Output Data Register
0.32 0.37 0.43
ns
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
相關(guān)PDF資料
PDF描述
A3PN030-ZFQN48 FPGA, 768 CLBS, 30000 GATES, QCC48
A3PN030-ZFQN68 FPGA, 768 CLBS, 30000 GATES, QCC68
A3PN030-ZFQNG48 FPGA, 768 CLBS, 30000 GATES, QCC48
A3PN030-ZFQNG68 FPGA, 768 CLBS, 30000 GATES, QCC68
A3PN030-ZFVQ100 FPGA, 768 CLBS, 30000 GATES, PQFP100
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
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