參數(shù)資料
型號: A3PN030-ZQN68
元件分類: FPGA
英文描述: FPGA, 768 CLBS, 30000 GATES, QCC68
封裝: 8 X 8 MM, 0.90 HEIGHT, 0.40 MM PITCH, QFN-68
文件頁數(shù): 74/92頁
文件大?。?/td> 3184K
代理商: A3PN030-ZQN68
ProASIC3 nano DC and Switching Characteristics
2- 62
Advance v0.2
Timing Characteristics
Table 2-72 FIFO
Worst Commercial-Case Conditions: TJ = 70°C, VCC = 1.425 V
Parameter
Description
–2
–1
Std.
Units
tENS
REN_B, WEN_B Setup Time
1.38
1.57
1.84
ns
tENH
REN_B, WEN_B Hold Time
0.02
ns
tBKS
BLK_B Setup Time
0.22
0.25
0.30
ns
tBKH
BLK_B Hold Time
0.00
ns
tDS
Input Data (DI) Setup Time
0.18
0.21
0.25
ns
tDH
Input Data (DI) Hold Time
0.00
ns
tCKQ1
Clock HIGH to New Data Valid on DO (flow-through)
2.36
2.68
3.15
ns
tCKQ2
Clock HIGH to New Data Valid on DO (pipelined)
0.89
1.02
1.20
ns
tRCKEF
RCLK HIGH to Empty Flag Valid
1.72
1.96
2.30
ns
tWCKFF
WCLK HIGH to Full Flag Valid
1.63
1.86
2.18
ns
tCKAF
Clock HIGH to Almost Empty/Full Flag Valid
6.19
7.05
8.29
ns
tRSTFG
RESET_B LOW to Empty/Full Flag Valid
1.69
1.93
2.27
ns
tRSTAF
RESET_B LOW to Almost Empty/Full Flag Valid
6.13
6.98
8.20
ns
tRSTBQ
RESET_B LOW to Data Out LOW on DO (flow-through)
0.92
1.05
1.23
ns
RESET_B LOW to Data Out LOW on DO (pipelined)
0.92
1.05
1.23
ns
tREMRSTB
RESET_B Removal
0.29
0.33
0.38
ns
tRECRSTB
RESET_B Recovery
1.50
1.71
2.01
ns
tMPWRSTB
RESET_B Minimum Pulse Width
0.21
0.24
0.29
ns
tCYC
Clock Cycle Time
3.23
3.68
4.32
ns
FMAX
Maximum Frequency for FIFO
310
272
231
MHz
Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-5 for derating
values.
相關PDF資料
PDF描述
A3PN020-1QNG68I FPGA, 520 CLBS, 20000 GATES, QCC68
A3PN020-1QNG68 FPGA, 520 CLBS, 20000 GATES, QCC68
A3PN020-2QNG68I FPGA, 520 CLBS, 20000 GATES, QCC68
A3PN020-2QNG68 FPGA, 520 CLBS, 20000 GATES, QCC68
A3PN020-QNG68I FPGA, 520 CLBS, 20000 GATES, QCC68
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參數(shù)描述
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