Revision 11 2-15 Figure 2-5 Tristate Output Buffer Timing Model and Delays (example) D CLK Q D CLK Q
參數(shù)資料
型號： A3PN125-Z2VQ100
廠商： Microsemi SoC
文件頁數(shù)： 37/114頁
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描述： IC FPGA NANO 125K GATES 100-VQFP
標準包裝： 90
系列： ProASIC3 nano
RAM 位總計： 36864
輸入/輸出數(shù)： 71
門數(shù)： 125000
電源電壓： 1.425 V ~ 1.575 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 100-TQFP
供應商設備封裝： 100-VQFP（14x14）
ProASIC3 nano Flash FPGAs
Revision 11
2-15
Figure 2-5 Tristate Output Buffer Timing Model and Delays (example)
D
CLK
Q
D
CLK
Q
10% VCCI
tZL
Vtrip
50%
tHZ
90% VCCI
tZH
Vtrip
50%
tLZ
50%
EOUT
PAD
D
E
50%
tEOUT (R)
50%
tEOUT (F)
PAD
DOUT
EOUT
D
I/O Interface
E
tEOUT
tZLS
Vtrip
50%
tZHS
Vtrip
50%
EOUT
PAD
D
E
50%
tEOUT (R)
tEOUT (F)
50%
VCC
VCCI
VCC
VOH
VOL
tZL, tZH, tHZ, tLZ, tZLS, tZHS
tEOUT = MAX(tEOUT(r), tEOUT(f))
相關PDF資料
PDF描述
A3PN125-Z2VQG100 IC FPGA NANO 125K GATES 100-VQFP
A3PN125-2VQG100 IC FPGA NANO 125K GATES 100-VQFP
A3PN125-2VQ100 IC FPGA NANO 125K GATES 100-VQFP
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參數(shù)描述
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