CMOS Output Module Timing5 t" />
參數(shù)資料
型號： A40MX02-1PQ100
廠商： Microsemi SoC
文件頁數(shù)： 107/142頁
文件大?。?/td> 0K
描述： IC FPGA MX SGL CHIP 3K 100-PQFP
標(biāo)準(zhǔn)包裝： 66
系列： MX
輸入/輸出數(shù)： 57
門數(shù)： 3000
電源電壓： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 100-BQFP
供應(yīng)商設(shè)備封裝： 100-PQFP（14x20）
40MX and 42MX FPGA Families
Re vi s i on 11
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CMOS Output Module Timing5
tDLH
Data-to-Pad HIGH
3.2
3.6
4.0
4.7
6.6
ns
tDHL
Data-to-Pad LOW
2.5
2.7
3.1
3.6
5.1
ns
tENZH
Enable Pad Z to HIGH
2.7
3.0
3.4
4.0
5.6
ns
tENZL
Enable Pad Z to LOW
3.0
3.3
3.8
4.4
6.2
ns
tENHZ
Enable Pad HIGH to Z
5.4
6.0
6.8
8.0
11.2
ns
tENLZ
Enable Pad LOW to Z
5.0
5.6
6.3
7.4
10.4
ns
tGLH
G-to-Pad HIGH
5.1
5.6
6.4
7.5
10.5
ns
tGHL
G-to-Pad LOW
5.1
5.6
6.4
7.5
10.5
ns
tLCO
I/O Latch Clock-to-Out
(Pad-to-Pad), 64 Clock Loading
5.7
6.3
7.1
8.4
11.9
ns
tACO
Array Clock-to-Out
(Pad-to-Pad), 64 Clock Loading
8.0
8.9
10.1
11.9
16.7
ns
dTLH
Capacitive Loading, LOW to HIGH
0.03
0.04
0.06 ns/pF
Table 1-34 A42MX16 Timing Characteristics (Nominal 5.0 V Operation) (continued)
(Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max. Min. Max.
Min. Max. Min. Max. Min. Max.
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, point and position whichever is
appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
can be obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關(guān)PDF資料
PDF描述
A40MX02-PQ100I IC FPGA MX SGL CHIP 3K 100-PQFP
A54SX08A-PQ208 IC FPGA SX 12K GATES 208-PQFP
EP4CE10F17I8L IC CYCLONE IV FPGA 10K 256FBGA
EP4CE10F17I7 IC CYCLONE IV FPGA 10K 256FBGA
EP4CE10F17C6 IC CYCLONE IV FPGA 10K 256FBGA
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參數(shù)描述
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A40MX02-1PQG100I 功能描述:IC FPGA MX SGL CHIP 3K 100-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
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