tINYH Pad-to-Y HIGH " />
參數(shù)資料
型號： A40MX02-PLG68
廠商： Microsemi SoC
文件頁數(shù)： 96/142頁
文件大?。?/td> 0K
描述： IC FPGA 57I/O 68PLCC
標準包裝： 19
系列： MX
輸入/輸出數(shù)： 57
門數(shù)： 3000
電源電壓： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 68-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 68-PLCC（24.23x24.23）
其它名稱： 1100-1044
40MX and 42MX FPGA Families
Re vi s i on 11
1 - 53
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
1.0
1.2
1.3
1.6
2.2
ns
tINYL
Pad-to-Y LOW
0.8
0.9
1.0
1.2
1.7
ns
tINGH
G to Y HIGH
1.3
1.4
1.6
1.9
2.7
ns
tINGL
G to Y LOW
1.3
1.4
1.6
1.9
2.7
ns
Input Module Predicted Routing Delays2
tIRD1
FO = 1 Routing Delay
2.0
2.2
2.5
3.0
4.2
ns
tIRD2
FO = 2 Routing Delay
2.3
2.5
2.9
3.4
4.7
ns
tIRD3
FO = 3 Routing Delay
2.5
2.8
3.2
3.7
5.2
ns
tIRD4
FO = 4 Routing Delay
2.8
3.1
3.5
4.1
5.7
ns
tIRD8
FO = 8 Routing Delay
3.7
4.1
4.7
5.5
7.7
ns
Global Clock Network
tCKH
Input LOW to HIGH
FO = 32
FO = 256
2.4
2.7
3.0
3.4
3.6
4.0
5.0
5.5
ns
tCKL
Input HIGH to LOW
FO = 32
FO = 256
3.5
3.9
4.3
4.4
4.9
5.2
5.7
7.3
8.0
ns
tPWH
Minimum Pulse
Width HIGH
FO = 32
FO = 256
1.2
1.3
1.4
1.5
1.7
1.8
2.0
2.5
2.7
ns
tPWL
Minimum Pulse
Width LOW
FO = 32
FO = 256
1.2
1.3
1.4
1.5
1.7
1.8
2.0
2.5
2.7
ns
tCKSW
Maximum Skew
FO = 32
FO = 256
0.3
0.4
0.5
0.6
ns
tSUEXT
Input Latch
External Set-Up
FO = 32
FO = 256
0.0
ns
tHEXT
Input Latch
External Hold
FO = 32
FO = 256
2.3
2.2
2.6
2.4
3.0
3.3
3.5
3.9
4.9
5.5
ns
tP
Minimum Period
FO = 32
FO = 256
3.4
3.7
4.1
4.0
4.5
4.7
5.2
7.8
8.6
ns
fMAX
Maximum Frequency FO = 32
FO = 256
296
268
269
244
247
224
215
195
129
117
MHz
Table 1-32 A42MX09 Timing Characteristics (Nominal 5.0 V Operation) (continued)
(Worst-Case Commercial Conditions, VCCA = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Notes:
1. For dual-module macros, use tPD1 + tRD1 + tPDn, tCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules
can be obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External
setup/hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external
PAD signal to the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關(guān)PDF資料
PDF描述
MSC8122TVT6400 DSP 16BIT 400MHZ MULTI 431FCPBGA
VI-BNF-CY-F1 CONVERTER MOD DC/DC 72V 50W
VJ1206A680KBGAT4X CAP CER 68PF 1KV 10% NP0 1206
GSC49DRAS CONN EDGECARD 98POS R/A .100 SLD
TAJY476K016RNJ CAP TANT 47UF 16V 10% 2917
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參數(shù)描述
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A40MX02-PLG68I 功能描述:IC FPGA MX SGL CHIP 3K 68-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A40MX02-PLG68M 制造商:Microsemi Corporation 功能描述:FPGA 3K GATES 295 CELLS 83MHZ/139MHZ 0.45UM 3.3V/5V 68PLCC - Rail/Tube 制造商:Microsemi Corporation 功能描述:IC FPGA 57 I/O 68PLCC 制造商:Microsemi Corporation 功能描述:IC FPGA MX SGL CHIP 3K 68-PLCC
A40MX02-PQ100 功能描述:IC FPGA MX SGL CHIP 3K 100-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:152 系列:IGLOO PLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):792 RAM 位總計:- 輸入/輸出數(shù):120 門數(shù):30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應(yīng)商設(shè)備封裝:289-CSP（14x14）
A40MX02-PQ100A 功能描述:IC FPGA MX SGL CHIP 3K 100-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標準包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
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