參數資料
| 型號： | A40MX04-FVQ80 |
| 廠商： | Microsemi SoC |
| 文件頁數： | 89/142頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA MX SGL CHIP 6K 80-VQFP |
| 標準包裝： | 90 |
| 系列： | MX |
| 輸入/輸出數： | 69 |
| 門數： | 6000 |
| 電源電壓： | 3 V ~ 3.6 V，4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 70°C |
| 封裝/外殼： | 80-TQFP |
| 供應商設備封裝： | 80-VQFP（14x14） |
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40MX and 42MX FPGA Families
1- 46
R e v i sio n 1 1
Table 1-30 A40MX04 Timing Characteristics (Nominal 5.0 V Operation)
(Worst-Case Commercial Conditions, VCC = 4.75 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Units
Parameter / Description
Min. Max.
Min.
Max. Min. Max. Min. Max. Min. Max.
Logic Module Propagation Delays
tPD1
Single Module
1.2
1.4
1.6
1.9
2.7
ns
tPD2
Dual-Module Macros
2.3
3.1
3.5
4.1
5.7
ns
tCO
Sequential Clock-to-Q
1.2
1.4
1.6
1.9
2.7
ns
tGO
Latch G-to-Q
1.2
1.4
1.6
1.9
2.7
ns
tRS
Flip-Flop (Latch) Reset-to-Q
1.2
1.4
1.6
1.9
2.7
ns
Logic Module Predicted Routing Delays1
tRD1
FO = 1 Routing Delay
1.2
1.6
1.8
2.1
3.0
ns
tRD2
FO = 2 Routing Delay
1.9
2.2
2.5
2.9
4.1
ns
tRD3
FO = 3 Routing Delay
2.4
2.8
3.2
3.7
5.2
ns
tRD4
FO = 4 Routing Delay
2.9
3.4
3.9
4.5
6.3
ns
tRD8
FO = 8 Routing Delay
5.0
5.8
6.6
7.8
10.9
ns
Logic Module Sequential Timing2
tSUD
Flip-Flop (Latch)
Data Input Set-Up
3.1
3.5
4.0
4.7
6.6
ns
tHD
3
Flip-Flop (Latch)
Data Input Hold
0.0
ns
tSUENA
Flip-Flop (Latch)
Enable Set-Up
3.1
3.5
4.0
4.7
6.6
ns
tHENA
Flip-Flop (Latch)
Enable Hold
0.0
ns
tWCLKA
Flip-Flop (Latch)
Clock Active Pulse Width
3.3
3.8
4.3
5.0
7.0
ns
tWASYN Flip-Flop (Latch)
Asynchronous Pulse Width
3.3
3.8
4.3
5.0
7.0
ns
tA
Flip-Flop Clock Input Period
4.8
5.6
6.3
7.5
10.4
ns
fMAX
Flip-Flop (Latch)
Clock Frequency
(FO = 128)
181
167
154
134
80
MHz
Input Module Propagation Delays
tINYH
Pad-to-Y HIGH
0.7
0.8
0.9
1.1
1.5
ns
tINYL
Pad-to-Y LOW
0.6
0.7
0.8
1.0
1.3
ns
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer utility from the Designer software to
check the hold time for this macro.
4. Delays based on 35 pF loading.
相關PDF資料 |
PDF描述 |
|---|---|
| A40MX04-FVQG80 | IC FPGA MX SGL CHIP 6K 80-VQFP |
| AGLP060V5-VQ176I | IC FPGA IGLOO PLUS 60K 176-VQFN |
| AT24C1024B-PU25 | IC EEPROM 1MBIT 1MHZ 8DIP |
| AGLP060V5-VQG176I | IC FPGA IGLOO PLUS 60K 176-VQFN |
| EP4CE15E22C8L | IC CYCLONE IV FPGA 15K 144EQFP |
相關代理商/技術參數 |
參數描述 |
|---|---|
| A40MX04-FVQ80I | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A40MX04-FVQ80M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A40MX04-FVQG80 | 功能描述:IC FPGA MX SGL CHIP 6K 80-VQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現場可編程門陣列） 系列:MX 標準包裝:152 系列:IGLOO PLUS LAB/CLB數:- 邏輯元件/單元數:792 RAM 位總計:- 輸入/輸出數:120 門數:30000 電源電壓:1.14 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 85°C 封裝/外殼:289-TFBGA，CSBGA 供應商設備封裝:289-CSP（14x14） |
| A40MX04-PL100 | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:40MX and 42MX FPGA Families |
| A40MX04-PL100ES | 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:40MX and 42MX FPGA Families |
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