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參數(shù)資料
| 型號： | A42MX02-3BG100I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 40MX and 42MX FPGA Families |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 30/123頁 |
| 文件大小： | 854K |
| 代理商： | A42MX02-3BG100I |
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40MX and 42MX FPGA Families
1-24
v6.0
Notes:
* Values are shown for A42MX36 ‘–3’ at 5.0V worst-case commercial conditions.
** Load-dependent
Figure 1-19
42MX Timing Model (Logic Functions Using Quadrant Clocks)
Note:
*Values are shown for A42MX36 ‘–3 at 5.0V worst-case commercial conditions.
Figure 1-20
42MX Timing Model (SRAM Functions)
Array
Clocks
Combin
-atorial
Logic
include
D
Q
FO = 32
Output Delays
Internal Delays
Input Delays
I/O Module
D
Q
Combinatorial
Logic Module
Sequential
Logic Module
I/O Module
I/O Module
D
Q
Predicted
Routing
Delays
G
G
tRD1=0.7 ns
tRD2=1.9 ns
tRD4=1.4 ns
tRD8=2.3 ns
tOUTH=0.00 ns
tOUTSU=0.3 ns
tGLH=2.6 ns
tDLH=2.5 ns
tDLH=2.5 ns
tENHZ=4.9 ns
tRD1=0.70 ns
tLCO=5.2 ns (light loads, pad-to-pad)
tCO=1.3 ns
tSUD=0.3 ns
tHD=0.00 ns
tPD=1.2 ns
tIRD1=2.0 ns
tINYL=0.8 ns
tINH=0.0 ns
tINSU=0.3 ns
tINGL=1.3 ns
FMAX=296 MHz
tCKH=2.70 ns
tINPY=1.0ns
Input Delays
I/O Module
D
Q
Array
Clocks
G
I/O Module
tDLH=2.6ns
D
Q
G
WD [7:0]
WRAD [5:0]
BLKEN
WEN
WCLK
RD [7:0]
RDAD [5:0]
REN
RCLK
Predicted
Routing
Delays
tGHL=2.9ns
tLSU=0.5ns
tLH=0.0ns
tADSU=1.6ns
tADH=0.0ns
tRENSU=0.6ns
tRCO=3.4ns
tADSU=1.6ns
tADH=0.0ns
tWENSU=2.7ns
tBENS=2.8ns
tRD1=0.9ns
F
MAX
=167 MHz
tIRD1=2.0ns
tINSU=0.5ns
tINH=0.0ns
tINGO=1.4ns
相關PDF資料 |
PDF描述 |
|---|---|
| A42MX02-3BG100M | 40MX and 42MX FPGA Families |
| A42MX02-3CQ100 | 40MX and 42MX FPGA Families |
| A42MX02-3CQ100A | 40MX and 42MX FPGA Families |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX02-3BG100M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX02-3CQ100 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
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| A42MX02-3CQ100B | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
| A42MX02-3CQ100ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:40MX and 42MX FPGA Families |
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