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參數(shù)資料
| 型號： | A42MX16-1PQ100I |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Octal D-type Edge-Triggered Flip-Flops With 3-State Outputs 20-SO -40 to 85 |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 73/123頁 |
| 文件大小： | 854K |
| 代理商： | A42MX16-1PQ100I |
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40MX and 42MX FPGA Families
v6.0
1-67
Input Module Predicted Routing Delays
2
t
IRD1
FO=1 Routing Delay
2.6
2.9
3.2
3.8
5.3
ns
t
IRD2
FO=2 Routing Delay
2.9
3.2
3.6
4.3
6.0
ns
t
IRD3
FO=3 Routing Delay
3.2
3.6
4.0
4.8
6.6
ns
t
IRD4
FO=4 Routing Delay
3.5
3.9
4.4
5.2
7.3
ns
t
IRD8
Global Clock Network
FO=8 Routing Delay
4.8
5.3
6.1
7.1
10.0
ns
t
CKH
Input LOW to HIGH
FO=32
FO=486
4.4
4.8
4.8
5.3
5.5
6.0
6.5
7.1
9.1
10.0
ns
ns
t
CKL
Input HIGH to LOW
FO=32
FO=486
5.1
6.0
5.7
6.6
6.4
7.5
7.6
8.8
10.6
12.4
ns
ns
t
PWH
Minimum Pulse
Width HIGH
FO=32
FO=486
3.0
3.3
3.3
3.7
3.8
4.2
4.5
4.9
6.3
6.9
ns
ns
t
PWL
Minimum Pulse
Width LOW
FO=32
FO=486
3.0
3.3
3.4
3.7
3.8
4.2
4.5
4.9
6.3
6.9
ns
ns
t
CKSW
Maximum Skew
FO=32
FO=486
0.8
0.8
0.8
0.8
1.0
1.0
1.1
1.1
1.6
1.6
ns
ns
t
SUEXT
Input Latch External
Set-Up
FO=32
FO=486
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
ns
ns
TTL Output Module Timing
5
t
DLH
Data-to-Pad HIGH
3.4
3.8
4.3
5.0
7.1
ns
t
DHL
Data-to-Pad LOW
4.0
4.4
5.0
5.9
8.3
ns
t
ENZH
Enable Pad Z to HIGH
3.6
4.0
4.5
5.3
7.4
ns
t
ENZL
Enable Pad Z to LOW
3.9
4.4
5.0
5.8
8.2
ns
t
ENHZ
Enable Pad HIGH to Z
7.2
8.0
9.1
10.7
14.9
ns
t
ENLZ
Enable Pad LOW to Z
6.7
7.5
8.5
9.9
13.9
ns
t
GLH
G-to-Pad HIGH
4.8
5.3
6.0
7.2
10.0
ns
t
GHL
G-to-Pad LOW
4.8
5.3
6.0
7.2
10.0
ns
t
LSU
I/O Latch Output Set-Up
0.7
0.7
0.8
1.0
1.4
ns
Table 37
A42MX24 Timing Characteristics (Nominal 3.3V Operation) (Continued)
(Worst-Case Commercial Conditions, V
CCA
= 3.0V, T
J
= 70°C)
‘–3’ Speed
‘–2’Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Notes:
1. For dual-module macros, use t
PD1
+ t
RD1
+ t
PDn
, t
CO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the Input Buffer Latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| A42MX16-1PQ160 | 功能描述:IC FPGA MX SGL CHIP 24K 160-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A42MX16-1PQ160I | 功能描述:IC FPGA MX SGL CHIP 24K 160-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A42MX16-1PQ160M | 制造商:Microsemi Corporation 功能描述:FPGA 24K GATES 608 CELLS 119MHZ/198MHZ 0.45UM 3.3V/5V 160PQF - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 125 I/O 160PQFP |
| A42MX16-1PQ208 | 功能描述:IC FPGA MX SGL CHIP 24K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計:- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
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