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參數(shù)資料
| 型號(hào)： | A42MX16-2PQ160 |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁(yè)數(shù)： | 59/116頁(yè) |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX16-2PQ160 |
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v5.0
59
40MX and 42MX FPGA Families
A42MX24 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 4.75V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
t
INPY
Input Data Pad-to-Y
1.0
1.1
1.3
1.5
2.1
ns
t
INGO
Input Latch Gate-to-Output
1.3
1.4
1.6
1.9
2.6
ns
t
INH
Input Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
INSU
Input Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
ILA
Input Module Predicted Routing Delays
1
Latch Active Pulse Width
4.7
5.2
5.9
6.9
9.7
ns
t
IRD1
FO=1 Routing Delay
1.8
2.0
2.3
2.7
3.8
ns
t
IRD2
FO=2 Routing Delay
2.1
2.3
2.6
3.1
4.3
ns
t
IRD3
FO=3 Routing Delay
2.3
2.5
2.9
3.4
4.8
ns
t
IRD4
FO=4 Routing Delay
2.5
2.8
3.2
3.7
5.2
ns
t
IRD8
FO=8 Routing Delay
3.4
3.8
4.3
5.1
7.1
ns
Global Clock Network
t
CKH
Input LOW to HIGH
FO=32
FO=486
2.6
2.9
2.9
3.2
3.3
3.6
3.9
4.3
5.4
5.9
ns
ns
t
CKL
Input HIGH to LOW
FO=32
FO=486
3.7
4.3
4.1
4.7
4.6
5.4
5.4
6.3
7.6
8.8
ns
ns
t
PWH
Minimum Pulse Width HIGH FO=32
FO=486
2.2
2.4
2.4
2.6
2.7
3.0
3.2
3.5
4.5
4.9
ns
ns
t
PWL
Minimum Pulse Width LOW FO=32
FO=486
2.2
2.4
2.4
2.6
2.7
3.0
3.2
3.5
4.5
4.9
ns
ns
t
CKSW
Maximum Skew
FO=32
FO=486
0.5
0.5
0.6
0.6
0.7
0.7
0.8
0.8
1.1
1.1
ns
ns
t
SUEXT
Input Latch External Set-Up FO=32
FO=486
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
ns
ns
t
HEXT
Input Latch External Hold
FO=32
FO=486
2.8
3.3
3.1
3.7
3.5
4.2
4.1
4.9
5.7
6.9
ns
ns
t
P
Minimum Period (1/f
MAX
)
FO=32
FO=486
4.7
5.1
5.2
5.7
5.7
6.2
6.5
7.1
10.9
11.9
ns
ns
f
MAX
Maximum Datapath
Frequency
FO=32
FO=486
210
193
191
175
176
161
153
140
92
84
MHz
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| A42MX16-2PQ160M | Field Programmable Gate Array (FPGA) |
| A42MX16-FPQ160 | Field Programmable Gate Array (FPGA) |
| A42MX16-FPQ160I | Field Programmable Gate Array (FPGA) |
| A42MX16-FPQ160M | Field Programmable Gate Array (FPGA) |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| A42MX16-2PQ160I | 功能描述:IC FPGA MX SGL CHIP 24K 160-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A42MX16-2PQ160M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
| A42MX16-2PQ208 | 功能描述:IC FPGA MX SGL CHIP 24K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A42MX16-2PQ208I | 功能描述:IC FPGA MX SGL CHIP 24K 208-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:40 系列:SX-A LAB/CLB數(shù):6036 邏輯元件/單元數(shù):- RAM 位總計(jì):- 輸入/輸出數(shù):360 門數(shù):108000 電源電壓:2.25 V ~ 5.25 V 安裝類型:表面貼裝 工作溫度:0°C ~ 70°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FPBGA（27X27） |
| A42MX16-2PQ208M | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Field Programmable Gate Array (FPGA) |
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