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參數(shù)資料
| 型號(hào)： | A42MX24-2TQ176I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場(chǎng)可編程門陣列（FPGA） |
| 文件頁數(shù)： | 78/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX24-2TQ176I |
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40MX and 42MX FPGA Families
78
v5.0
A42MX36 Timing Characteristics (Nominal 3.3V Operation)
(continued)
(Worst-Case Military Conditions, V
CC
= 3.0V, T
J
= 125
°
C)
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
Parameter
Description
Min.
Max.
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
t
INPY
Input Data Pad-to-Y
1.9
2.1
2.5
ns
t
INGO
Input Latch Gate-to-Output
2.6
2.9
3.4
ns
t
INH
Input Latch Hold
0.0
0.0
0.0
ns
t
INSU
Input Latch Set-Up
0.8
0.9
1.1
ns
t
ILA
Input Module Predicted Routing Delays
1
Latch Active Pulse Width
8.4
9.5
11.2
ns
t
IRD1
FO=1 Routing Delay
3.6
4.0
4.8
ns
t
IRD2
FO=2 Routing Delay
4.2
4.7
5.6
ns
t
IRD3
FO=3 Routing Delay
4.8
5.4
6.4
ns
t
IRD4
FO=4 Routing Delay
5.4
6.1
7.2
ns
t
IRD8
FO=8 Routing Delay
7.9
8.9
10.5
ns
Global Clock Network
t
CKH
Input LOW to HIGH
FO=32
FO=635
5.9
6.5
6.7
7.3
7.8
8.6
ns
ns
t
CKL
Input HIGH to LOW
FO=32
FO=635
6.9
8.8
7.8
10.0
9.1
11.7
ns
ns
t
PWH
Minimum Pulse Width HIGH
FO=32
FO=635
3.1
3.5
3.5
4.0
4.2
4.7
ns
ns
t
PWL
Minimum Pulse Width LOW
FO=32
FO=635
3.1
3.5
3.5
4.0
4.2
4.7
ns
ns
t
CKSW
Maximum Skew
FO=32
FO=635
1.4
1.4
1.6
1.6
1.8
1.8
ns
ns
t
SUEXT
Input Latch External Set-Up
FO=32
FO=635
0.0
0.0
0.0
0.0
0.0
0.0
ns
ns
t
HEXT
Input Latch External Hold
FO=32
FO=635
5.1
5.9
5.8
6.7
6.8
7.9
ns
ns
t
P
Minimum Period (1/f
MAX
)
FO=32
FO=635
11.8
12.7
12.8
13.8
14.7
15.9
ns
ns
f
HMAX
Maximum Datapath Frequency
FO=32
FO=635
85
78
78
71
67
62
MHz
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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