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參數(shù)資料
| 型號： | A42MX24-FVQ100 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-SSOP -40 to 85 |
| 中文描述： | 40MX和42MX FPGA系列 |
| 文件頁數(shù)： | 54/123頁 |
| 文件大?。?/td> | 854K |
| 代理商： | A42MX24-FVQ100 |
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40MX and 42MX FPGA Families
1-48
v6.0
Table 32
A42MX09 Timing Characteristics (Nominal 5.0V Operation)
(Worst-Case Commercial Conditions, V
CCA
= 4.75V, T
J
= 70°C)
‘–3’ Speed
‘–2’ Speed
‘–1’ Speed
‘Std’ Speed
‘–F’ Speed
Units
Parameter Description
Logic Module Propagation Delays
1
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
t
PD1
Single Module
1.2
1.3
1.5
1.8
2.5
ns
t
CO
Sequential Clock-to-Q
1.3
1.4
1.6
1.9
2.7
ns
t
GO
Latch G-to-Q
1.2
1.4
1.6
1.8
2.6
ns
t
RS
Logic Module Predicted Routing Delays
2
Flip-Flop (Latch) Reset-to-Q
1.2
1.6
1.8
2.1
2.9
ns
t
RD1
FO=1 Routing Delay
0.7
0.8
0.9
1.0
1.4
ns
t
RD2
FO=2 Routing Delay
0.9
1.0
1.2
1.4
1.9
ns
t
RD3
FO=3 Routing Delay
1.2
1.3
1.5
1.7
2.4
ns
t
RD4
FO=4 Routing Delay
1.4
1.5
1.7
2.0
2.9
ns
t
RD8
Logic Module Sequential Timing
3, 4
FO=8 Routing Delay
2.3
2.6
2.9
3.4
4.8
ns
t
SUD
Flip-Flop (Latch) Data Input Set-Up
0.3
0.4
0.4
0.5
0.7
ns
t
HD
Flip-Flop (Latch) Data Input Hold
0.0
0.0
0.0
0.0
0.0
ns
t
SUENA
Flip-Flop (Latch) Enable Set-Up
0.4
0.5
0.5
0.6
0.8
ns
t
HENA
Flip-Flop (Latch) Enable Hold
0.0
0.0
0.0
0.0
0.0
ns
t
WCLKA
Flip-Flop (Latch) Clock Active
Pulse Width
3.4
3.8
4.3
5.0
7.0
ns
t
WASYN
Flip-Flop (Latch) Asynchronous
Pulse Width
4.5
4.9
5.6
6.6
9.2
ns
t
A
Flip-Flop Clock Input Period
3.5
3.8
4.3
5.1
7.1
ns
t
INH
Input Buffer Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
INSU
Input Buffer Latch Set-Up
0.3
0.3
0.4
0.4
0.6
ns
t
OUTH
Output Buffer Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
OUTSU
Output Buffer Latch Set-Up
0.3
0.3
0.4
0.4
0.6
ns
f
MAX
Flip-Flop (Latch) Clock Frequency
268
244
224
195
117
MHz
Notes:
1. For dual-module macros, use t
PD1
+ t
RD1
+ t
PDn
, t
CO
+ t
RD1
+ t
PDn
, or t
PD1
+ t
RD1
+ t
SUD
, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual performance.
3. Data applies to macros based on the S-module. Timing parameters for sequential macros constructed from C-modules can be
obtained from the Timer utility.
4. Set-up and hold timing parameters for the input buffer latch are defined with respect to the PAD and the D input. External setup/
hold timing parameters must account for delay from an external PAD signal to the G inputs. Delay from an external PAD signal to
the G input subtracts (adds) to the internal setup (hold) time.
5. Delays based on 35 pF loading.
相關(guān)PDF資料 |
PDF描述 |
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| A42MX24-FVQ100A | 40MX and 42MX FPGA Families |
| A42MX24-FVQ100B | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-SOIC -40 to 85 |
| A42MX24-FVQ100ES | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-SOIC -40 to 85 |
| A42MX24-FVQ100I | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-SOIC -40 to 85 |
| A42MX24-FVQ100M | Dual D-Type Positive-Edge-Triggered Flip-Flops With Clear and Preset 14-SOIC -40 to 85 |
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| A42MX24-PLG84I | 功能描述:IC FPGA MX SGL CHIP 36K 84-PLCC RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 產(chǎn)品培訓(xùn)模塊:Three Reasons to Use FPGA's in Industrial Designs Cyclone IV FPGA Family Overview 特色產(chǎn)品:Cyclone? IV FPGAs 標(biāo)準(zhǔn)包裝:60 系列:CYCLONE® IV GX LAB/CLB數(shù):9360 邏輯元件/單元數(shù):149760 RAM 位總計:6635520 輸入/輸出數(shù):270 門數(shù):- 電源電壓:1.16 V ~ 1.24 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:484-BGA 供應(yīng)商設(shè)備封裝:484-FBGA（23x23） |
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