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參數(shù)資料
| 型號： | A42MX36-1BG272I |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 現(xiàn)場可編程門陣列（FPGA） |
| 文件頁數(shù)： | 66/116頁 |
| 文件大?。?/td> | 3110K |
| 代理商： | A42MX36-1BG272I |
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40MX and 42MX FPGA Families
66
v5.0
A42MX36 Timing Characteristics (Nominal 5.0V Operation)
(continued)
(Worst-Case Commercial Conditions, V
CC
= 4.75V, T
J
= 70
°
C)
‘–
3
’
Speed
‘–
2
’
Speed
‘–
1
’
Speed
‘
Std
’
Speed
‘–
F
’
Speed
Parameter Description
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Input Module Propagation Delays
t
INPY
Input Data Pad-to-Y
1.0
1.1
1.3
1.5
2.1
ns
t
INGO
Input Latch Gate-to-Output
1.4
1.6
1.8
2.1
2.9
ns
t
INH
Input Latch Hold
0.0
0.0
0.0
0.0
0.0
ns
t
INSU
Input Latch Set-Up
0.5
0.5
0.6
0.7
1.0
ns
t
ILA
Input Module Predicted Routing Delays
1
Latch Active Pulse Width
4.7
5.2
5.9
6.9
9.7
ns
t
IRD1
FO=1 Routing Delay
2.0
2.2
2.5
2.9
4.1
ns
t
IRD2
FO=2 Routing Delay
2.3
2.6
2.9
3.4
4.8
ns
t
IRD3
FO=3 Routing Delay
2.6
2.9
3.3
3.9
5.5
ns
t
IRD4
FO=4 Routing Delay
3.0
3.3
3.8
4.4
6.2
ns
t
IRD8
FO=8 Routing Delay
4.3
4.8
5.5
6.4
9.0
ns
Global Clock Network
t
CKH
Input LOW to HIGH
FO=32
FO=635
2.7
3.0
3.0
3.3
3.4
3.8
4.0
4.4
5.6
6.2
ns
ns
t
CKL
Input HIGH to LOW
FO=32
FO=635
3.8
4.9
4.2
5.4
4.8
6.1
5.6
7.2
7.8
10.1
ns
ns
t
PWH
Minimum Pulse Width HIGH FO=32
FO=635
1.8
2.0
2.0
2.2
2.2
2.5
2.6
2.9
3.6
4.1
ns
ns
t
PWL
Minimum Pulse Width LOW
FO=32
FO=635
1.8
2.0
2.0
2.2
2.2
2.5
2.6
2.9
3.6
4.1
ns
ns
t
CKSW
Maximum Skew
FO=32
FO=635
0.8
0.8
0.8
0.8
0.9
0.9
1.0
1.0
1.4
1.4
ns
ns
t
SUEXT
Input Latch External Set-Up FO=32
FO=635
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
0.0
ns
ns
t
HEXT
Input Latch External Hold
FO=32
FO=635
2.8
3.3
3.2
3.7
3.6
4.2
4.2
4.9
5.9
6.9
ns
ns
t
P
Minimum Period (1/f
MAX
)
FO=32
FO=635
5.5
6.0
6.1
6.6
6.6
7.2
7.6
8.3
12.7
13.8
ns
ns
f
HMAX
Maximum Datapath
Frequency
FO=32
FO=635
180
166
164
151
151
139
131
121
79
73
MHz
MHz
Note:
1.
Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
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PDF描述 |
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| A42MX36-1BGG272M | 制造商:Microsemi Corporation 功能描述:FPGA 54K GATES 1184 CELLS 90MHZ/151MHZ 0.45UM 3.3V/5V 272BGA - Trays 制造商:Microsemi Corporation 功能描述:IC FPGA 202 I/O 272PBGA |
| A42MX36-1CQ208 | 功能描述:IC FPGA MX SGL CHIP 54K 208-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75） |
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