CMOS Output Module Timing4 t" />
參數(shù)資料
型號(hào)： A42MX36-1PQG240I
廠商： Microsemi SoC
文件頁(yè)數(shù)： 87/142頁(yè)
文件大小： 0K
描述： IC FPGA MX SGL CHIP 54K 240-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： MX
RAM 位總計(jì)： 2560
輸入/輸出數(shù)： 202
門數(shù)： 54000
電源電壓： 3 V ~ 3.6 V，4.5 V ~ 5.5 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 240-BFQFP
供應(yīng)商設(shè)備封裝： 240-PQFP（32x32）
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40MX and 42MX FPGA Families
Re vi s i on 11
1 - 45
CMOS Output Module Timing4
tDLH
Data-to-Pad HIGH
5.5
6.4
7.2
8.5
11.9
ns
tDHL
Data-to-Pad LOW
4.8
5.5
6.2
7.3
10.2
ns
tENZH
Enable Pad Z to HIGH
4.7
5.5
6.2
7.3
10.2
ns
tENZL
Enable Pad Z to LOW
6.8
7.9
8.9
10.5
14.7
ns
tENHZ
Enable Pad HIGH to Z
11.1
12.8
14.5
17.1
23.9
ns
tENLZ
Enable Pad LOW to Z
8.2
9.5
10.7
12.6
17.7
ns
dTLH
Delta LOW to HIGH
0.05
0.06
0.07
0.10
ns/pF
dTHL
Delta HIGH to LOW
0.03
0.04
0.06
ns/pF
Table 1-29 A40MX02 Timing Characteristics (Nominal 3.3 V Operation) (continued)
(Worst-Case Commercial Conditions, VCC = 3.0 V, TJ = 70°C)
–3 Speed
–2 Speed
–1 Speed
Std Speed
–F Speed
Parameter / Description
Min.
Max.
Min. Max. Min. Max. Min. Max. Min. Max. Units
Notes:
1. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for
estimating device performance. Post-route timing analysis or simulation is required to determine actual performance.
2. Set-up times assume fanout of 3. Further testing information can be obtained from the Timer utility.
3. The hold time for the DFME1A macro may be greater than 0 ns. Use the Timer tool from the Designer software to check
the hold time for this macro.
4. Delays based on 35 pF loading.
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A42MX36-2BGG272 功能描述:IC FPGA MX SGL CHIP 54K 272-PBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:MX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
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