tINYH Input Data Pad to Y High 5 V PCI 0.7 0.8 0.9 1.0 1.4 ns
參數(shù)資料
型號(hào)： A54SX08A-PQ208I
廠商： Microsemi SoC
文件頁數(shù)： 60/108頁
文件大?。?/td> 0K
描述： IC FPGA SX 12K GATES 208-PQFP
標(biāo)準(zhǔn)包裝： 24
系列： SX-A
LAB/CLB數(shù)： 768
輸入/輸出數(shù)： 130
門數(shù)： 12000
電源電壓： 2.25 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 85°C
封裝/外殼： 208-BFQFP
供應(yīng)商設(shè)備封裝： 208-PQFP（28x28）
SX-A Family FPGAs
v5.3
2-35
tINYH
Input Data Pad to Y High 5 V PCI
0.7
0.8
0.9
1.0
1.4
ns
tINYL
Input Data Pad to Y Low 5 V PCI
0.9
1.1
1.2
1.4
1.9
ns
tINYH
Input Data Pad to Y High 5 V TTL
0.9
1.1
1.2
1.4
1.9
ns
tINYL
Input Data Pad to Y Low 5 V TTL
1.4
1.6
1.8
2.1
2.9
ns
Input Module Predicted Routing Delays3
tIRD1
FO = 1 Routing Delay
0.3
0.4
0.6
ns
tIRD2
FO = 2 Routing Delay
0.4
0.5
0.6
0.8
ns
tIRD3
FO = 3 Routing Delay
0.5
0.6
0.7
0.8
1.1
ns
tIRD4
FO = 4 Routing Delay
0.7
0.8
0.9
1
1.4
ns
tIRD8
FO = 8 Routing Delay
1.2
1.4
1.5
1.8
2.5
ns
tIRD12
FO = 12 Routing Delay
1.7
2
2.2
2.6
3.6
ns
Table 2-28 A54SX32A Timing Characteristics (Continued)
(Worst-Case Commercial Conditions, VCCA = 2.25 V, VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
–3 Speed1
–2 Speed
–1 Speed
Std. Speed
–F Speed
Units
Min. Max. Min. Max. Min. Max. Min. Max. Min. Max.
Notes:
1. All –3 speed grades have been discontinued.
2. For dual-module macros, use tPD + tRD1 + tPDn , tRCO + tRD1 + tPDn , or tPD1 + tRD1 + tSUD , whichever is appropriate.
3. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating device
performance. Post-route timing analysis or simulation is required to determine actual performance.
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A54SX08A-PQG208A 功能描述:IC FPGA SX 12K GATES 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX-A 標(biāo)準(zhǔn)包裝:90 系列:ProASIC3 LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計(jì):36864 輸入/輸出數(shù):157 門數(shù):250000 電源電壓:1.425 V ~ 1.575 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 125°C 封裝/外殼:256-LBGA 供應(yīng)商設(shè)備封裝:256-FPBGA（17x17）
A54SX08APQG208I 制造商:ACTEL 制造商全稱:Actel Corporation 功能描述:SX-A Family FPGAs
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