tHCKH Input LOW to HIGH (pad to R-C" />
參數(shù)資料
型號： A54SX32-1CQ208
廠商： Microsemi SoC
文件頁數(shù)： 27/64頁
文件大小： 0K
描述： IC FPGA SX 48K GATES 208-CQFP
標準包裝： 1
系列： SX
LAB/CLB數(shù)： 2880
輸入/輸出數(shù)： 174
門數(shù)： 48000
電源電壓： 3 V ~ 3.6 V，4.75 V ~ 5.25 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 70°C
封裝/外殼： 208-BFCQFP，帶拉桿
供應(yīng)商設(shè)備封裝： 208-CQFP（75x75）
SX Family FPGAs
v3.2
1-29
Dedicated (Hardwired) Array Clock Network
tHCKH
Input LOW to HIGH (pad to R-Cell input)
1.2
1.4
1.5
1.8
ns
tHCKL
Input HIGH to LOW (pad to R-Cell input)
1.2
1.4
1.6
1.9
ns
tHPWH
Minimum Pulse Width HIGH
1.4
1.6
1.8
2.1
ns
tHPWL
Minimum Pulse Width LOW
1.4
1.6
1.8
2.1
ns
tHCKSW
Maximum Skew
0.2
0.3
ns
tHP
Minimum Period
2.7
3.1
3.6
4.2
ns
fHMAX
Maximum Frequency
350
320
280
240
MHz
Routed Array Clock Networks
tRCKH
Input LOW to HIGH (light load)
(pad to R-Cell input)
1.61.8
2.12.5
ns
tRCKL
Input HIGH to LOW (Light Load)
(pad to R-Cell input)
1.82.0
2.32.7
ns
tRCKH
Input LOW to HIGH (50% load)
(pad to R-Cell input)
1.82.1
2.52.8
ns
tRCKL
Input HIGH to LOW (50% load)
(pad to R-Cell input)
2.02.2
2.53.0
ns
tRCKH
Input LOW to HIGH (100% load)
(pad to R-Cell input)
1.82.1
2.42.8
ns
tRCKL
Input HIGH to LOW (100% load)
(pad to R-Cell input)
2.02.2
2.53.0
ns
tRPWH
Min. Pulse Width HIGH
2.1
2.4
2.7
3.2
ns
tRPWL
Min. Pulse Width LOW
2.1
2.4
2.7
3.2
ns
tRCKSW
Maximum Skew (light load)
0.5
0.7
ns
tRCKSW
Maximum Skew (50% load)
0.5
0.6
0.7
0.8
ns
tRCKSW
Maximum Skew (100% load)
0.5
0.6
0.7
0.8
ns
TTL Output Module Timing
tDLH
Data-to-Pad LOW to HIGH
2.4
2.8
3.1
3.7
ns
tDHL
Data-to-Pad HIGH to LOW
2.3
2.9
3.2
3.8
ns
tENZL
Enable-to-Pad, Z to L
3.0
3.4
3.9
4.6
ns
tENZH
Enable-to-Pad, Z to H
3.3
3.8
4.3
5.0
ns
tENLZ
Enable-to-Pad, L to Z
2.3
2.7
3.0
3.5
ns
tENHZ
Enable-to-Pad, H to Z
2.8
3.2
3.7
4.3
ns
Table 1-19 A54SX16P Timing Characteristics (Continued)
(Worst-Case Commercial Conditions, VCCR = 4.75 V, VCCA,VCCI = 3.0 V, TJ = 70°C)
Parameter
Description
'–3' Speed
'–2' Speed
'–1' Speed
'Std' Speed
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
Units
Note:
1. For dual-module macros, use tPD + tRD1 + tPDn, tRCO + tRD1 + tPDn, or tPD1 + tRD1 + tSUD, whichever is appropriate.
2. Routing delays are for typical designs across worst-case operating conditions. These parameters should be used for estimating
device performance. Post-route timing analysis or simulation is required to determine actual worst-case performance. Post-route
timing is based on actual routing delay measurements performed on the device prior to shipment.
3. Delays based on 10 pF loading.
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A54SX32-1CQ256 功能描述:IC FPGA SX 48K GATES 256-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標準包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75）
A54SX32-1CQ256B 功能描述:IC FPGA SX 48K GATES 256-CQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
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