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參數(shù)資料
| 型號： | A54SX32-PQ208M |
| 廠商： | Microsemi SoC |
| 文件頁數(shù)： | 5/64頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SX 48K GATES 208-PQFP |
| 標(biāo)準(zhǔn)包裝： | 24 |
| 系列： | SX |
| LAB/CLB數(shù)： | 2880 |
| 輸入/輸出數(shù)： | 174 |
| 門數(shù)： | 48000 |
| 電源電壓： | 3 V ~ 3.6 V，4.75 V ~ 5.25 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -55°C ~ 125°C |
| 封裝/外殼： | 208-BFQFP |
| 供應(yīng)商設(shè)備封裝： | 208-PQFP（28x28） |
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SX Family FPGAs
v3.2
1-9
PCI Compliance for the SX Family
The SX family supports 3.3 V and 5.0 V PCI and is compliant with the PCI Local Bus Specification Rev. 2.1.
Table 1-6
A54SX16P DC Specifications (5.0 V PCI Operation)
Symbol
Parameter
Condition
Min.
Max.
Units
VCCA
Supply Voltage for Array
3.0
3.6
V
VCCR
Supply Voltage required for Internal Biasing
4.75
5.25
V
VCCI
Supply Voltage for I/Os
4.75
5.25
V
VIH
Input High Voltage1
2.0
VCC + 0.5
V
VIL
Input Low Voltage1
–0.5
0.8
V
IIH
Input High Leakage Current
VIN = 2.7
70
A
IIL
Input Low Leakage Current
VIN = 0.5
–70
A
VOH
Output High Voltage
IOUT = –2 mA
2.4
V
VOL
Output Low Voltage2
IOUT = 3 mA, 6 mA
0.55
V
Input Pin Capacitance3
10
pF
CCLK
CLK Pin Capacitance
5
12
pF
CIDSEL
IDSEL Pin Capacitance4
8pF
Notes:
1. Input leakage currents include hi-Z output leakage for all bidirectional buffers with tristate outputs.
2. Signals without pull-up resistors must have 3 mA low output current. Signals requiring pull-up must have 6 mA; the latter include,
FRAME#, IRDY#, TRDY#, DEVSEL#, STOP#, SERR#, PERR#, LOCK#, and, when used, AD[63::32], C/BE[7::4]#, PAR64, REQ64#, and
ACK64#.
3. Absolute maximum pin capacitance for a PCI input is 10 pF (except for CLK).
4. Lower capacitance on this input-only pin allows for non-resistive coupling to AD[xx].
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PDF描述 |
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參數(shù)描述 |
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| A54SX32-PQG208M | 功能描述:IC FPGA SX 48K GATES 208-PQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:SX 標(biāo)準(zhǔn)包裝:1 系列:ProASICPLUS LAB/CLB數(shù):- 邏輯元件/單元數(shù):- RAM 位總計:129024 輸入/輸出數(shù):248 門數(shù):600000 電源電壓:2.3 V ~ 2.7 V 安裝類型:表面貼裝 工作溫度:- 封裝/外殼:352-BFCQFP，帶拉桿 供應(yīng)商設(shè)備封裝:352-CQFP（75x75） |
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