All input signals are specified with t
參數(shù)資料
型號： AD5064ARUZ-1REEL7
廠商： Analog Devices Inc
文件頁數(shù)： 24/28頁
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描述： IC DAC 16BIT 4CH BUF OUT 14TSSOP
產(chǎn)品培訓(xùn)模塊： Data Converter Fundamentals
DAC Architectures
標(biāo)準(zhǔn)包裝： 1,000
系列： nanoDAC™
設(shè)置時間： 5.8µs
位數(shù)： 16
數(shù)據(jù)接口： 串行
轉(zhuǎn)換器數(shù)目： 4
電壓電源： 單電源
功率耗散（最大）： 30mW
工作溫度： -40°C ~ 125°C
安裝類型： 表面貼裝
封裝/外殼： 14-TSSOP（0.173"，4.40mm 寬）
供應(yīng)商設(shè)備封裝： 14-TSSOP
包裝： 帶卷 (TR)
輸出數(shù)目和類型： 4 電壓，雙極
采樣率（每秒）： 125k
Data Sheet
AD5024/AD5044/AD5064
Rev. F | Page 5 of 28
TIMING CHARACTERISTICS
All input signals are specified with tR = tF = 1 ns/V (10% to 90% of VDD) and timed from a voltage level of (VIL + VIH)/2. See Figure 4 and
Figure 5. VDD = 4.5 V to 5.5 V. All specifications TMIN to TMAX, unless otherwise noted.
Table 4.
Parameter1
Symbol
Min
Typ
Max
Unit
SCLK Cycle Time
t1
20
ns
SCLK High Time
t2
10
ns
SCLK Low Time
t3
10
ns
SYNC to SCLK Falling Edge Setup Time
t4
17
ns
Data Setup Time
t5
5
ns
Data Hold Time
t6
5
ns
SCLK Falling Edge to SYNC Rising Edge
t7
5
30
ns
Minimum SYNC High Time (Single Channel Update)
t8
3
s
Minimum SYNC High Time (All Channel Update)
t8
8
s
SYNC Rising Edge to SCLK Fall Ignore
t9
17
ns
LDAC Pulse Width Low
t10
20
ns
SCLK Falling Edge to LDAC Rising Edge
t11
20
ns
CLR Minimum Pulse Width Low
t12
10
ns
SCLK Falling Edge to LDAC Falling Edge
t13
10
ns
CLR Pulse Activation Time
t14
10.6
s
SCLK Rising Edge to SDO Valid
22
ns
SCLK Falling Edge to SYNC Rising Edge
5
ns
SYNC Rising Edge to SCLK Rising Edge
8
ns
SYNC Rising Edge to LDAC/CLR Falling Edge (Single Channel Update)
2
s
SYNC Rising Edge to LDAC/CLR Falling Edge (All Channel Update)
8
s
Power-up Time4
4.5
s
1
Maximum SCLK frequency is 50 MHz at VDD = 4.5 V to 5.5 V. Guaranteed by design and characterization; not production tested.
2
Daisy-chain mode only.
3
Measured with the load circuit of Figure 3. t15 determines the maximum SCLK frequency in daisy-chain mode. AD5064-1 only.
4
Time to exit power-down mode to normal mode of AD5024/AD5044/AD5064/AD5064-1, 32nd clock edge to 90% of DAC midscale value, with output unloaded.
Circuit and Timing Diagrams
2mA
IOL
2mA
IOH
TO OUTPUT
PIN
CL
50pF
06803-
002
2
VOH (MIN) + VOL (MAX)
Figure 3. Load Circuit for Digital Output (SDO) Timing Specifications
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PDF描述
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AD5065 制造商:AD 制造商全稱:Analog Devices 功能描述:Fully Accurate, 12-/14-/16-Bit, Dual, VOUT nanoDAC SPI Interface, 4.5 V to 5.5 V in a TSSOP
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